基于FPGA的FIR滤波器的实现

发布时间:2007/9/11 0:00:00 访问次数:571

摘要：提出了一种采用现场可编程门阵列器件FPGA并利用窗函数法实现线性FIR数字滤波器硬件电路的方案，并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司XC4000系列芯片的设计过程。设计的电路通过软件程序进行了验证和硬件仿真，结果表明电路工作正确可靠，能满足设计要求。

关键词： FPGA FIR数字滤波器窗函数全加器

随着微电子技术的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展。由于FPGA具有现场可编程的特点，可以实现专用集成电路，因此越来越受到硬件电路设计工程师们的青睐。本文研究了基于FPGA的FIR数字低通滤波器硬件电路的实现方法。用这种方法实现的滤波器内部电路结构透明化，并减小了体积，提高了工作效率。

１用窗函数法设计线性相位FIR滤波器的方法

傅立叶系数h(n)实际上就是数字滤波器的冲激响应。获得有限冲激响应数字滤波器的一种可能方法就是把式（1）的无穷级数截取为有限项级数来近似，而众所周知的吉布斯现象使得直接截取法不甚令人满意。

窗函数法是用被称为窗函数的有限加权序列{w(n)}来修正式（2）的傅立叶系数，以求得要求的有限

选用汉宁（Hnnning)窗作为窗函数，函数如式（6）所示。

２十六阶FIR低通数字滤波器硬件电路设计

下面以一个十六阶FIR低通滤波器为例说明硬件电路的设计方法和过程。

2.1 设计指标和参数提取

2.1.1 设计指标

截止频率：37.5kHz

类型：低通输入数据宽度：8位

阶数：16阶输出数据宽度：16位

2.1.2 参数提取

采用上面介绍的低通滤波器的频率响应函数和汉宁窗函数进行设计。计算出的符合设计指标的线性相位16阶FIR数字低通滤波器的特性参数如下：

h[0]=h[15]=0.000000 h[1]=h[14]=0.001992

h[2]=h[13]=0.008241 h[3]=h[12]=0.018332

h[4]=h[11]=0.030784 h[5]=h[10]=0.043353

h[6]=h[9]=0.053550 h=[7]=h[8]=0.059257

2.2 单元电路设计

FIR低通数字滤波器电路分为数据位扩展、并串转换器、移位寄存器组、前加单元、中间处理单元、后处理单元以及控制单元等部分，其构成框图如图１所示。

2.2.1 数据位扩展

这里所设计的FIR数字滤波器输入是8位宽的，为了防止溢出，保证电路的正常工作，这里采用符号位扩展方法，经过符号位扩展，总的输入数据宽度为9位。

2.2.2 并／串转换器

并／串转换器由9个2选1选择器和9个D触发器组成，结构十分简单，在此不再对其电路结构赘述。其工作过程为：并／串转换器以采样速率周期地采入8位样点数据，并输出1位数据流给后级的移位寄存器。

2.2.3 移位寄存器组

寄存器组主要完成移位功能。

2.2.4 前加单元

前加单元的主要功能是将移位寄存器输出的1位串行数据流进行预相加，它由一位串行加法