现代雷达大多采用多种先进技术反干扰，如果欺骗信号不具有相参性就很容易被敌方雷达识别，并被作为反跟踪和打击的目标。在一般的情况下，认为DRFM复制出的信号与雷达回波信号相参，所以利用它能够对现代雷达进行欺骗。
　　欺骗的实现过程是这样的：首先DRFM对输入的信号进行采样存储，经过一段延时后，将存储信号输出。这样可在输入和输出之间得到所需的延时。由于输出信号相比较输入信号没有改变，只是时间上拖后；所以当这种延时应用在雷达对抗中，就可以产生比真实目标远的假目标，即距离欺骗。
　　DRFM一般包括以下几个部分：控制器、ADC（模数变换器）、DAC（数模变换器）和存储器。在本设计中应用Altera公司的MAX3000A系列器件进行DRFM实现。

1．MAX3000A的结构和性能分析
　　MAX3000A系列是Altera公司1999年推出的一款新产品，其功耗低、逻辑功能强，与同类型的MAX7000A系列相比，性价比更高。
　　下面是它所包含的MAX EPM3064的一些结构特征参数：
　　● 可使用门数：1250个
　　● 宏单元：64个
　　● 逻辑阵列块（LAB）：4个
　　● 最大可使用输入输出管脚数：64个
　　● 最大工作时钟频率：222.2MHz

　图1 宏单元中的乘积项
　　其宏单元的基本结构是一个乘积项（如图1），深色部分是乘积项选择矩阵。并且每个逻辑阵列块都包含16个宏单元，通过这种结构和其扩展可以实现更为复杂的逻辑功能。

　　此外，每个宏单元通过一个可编程寄存器对时钟和控制信号进行统一管理，从而可以稳定地实现高速逻辑运算。

　　可以说，MAX3000A优异的性能能够将DRFM的优越性得到发挥。

2．系统结构
　　DRFM系统的构成如图2所示，它由PLD、ADC（8位）、FIFO(first in first out)、DAC（8位）和单片机构成。其中单片机负责与外界通信，确定是否有信号输入。

图 2 PLD实现DRFM框图

　　其工作过程如下：首先DRFM将接收机（省略）接收的信号下变频后经过ADC进行模数变换形成高速数据流，然后这些高速数据流被分成四路或者多路相对低速的数据流进行存储，接着在PLD的控制下再利用和FIFO写时钟相同的时钟读出FIFO中存储的数据，最后四路数据经合成器和DAC后传输给上变频器发射出去。如图2。

3．PLD的编程实现
　　对于整个电路来说，其关键是工作时钟和延时功能的实现。
　　为了满足系统的工作带宽，通常会采用很高的工作时钟（根据那奎斯特采样定律，采样时钟至少应为信号带宽的两倍）。但是高时钟存储会增加电路设计的成本。所以通常采用高采低存技术来降低成本，即将采样的数据流分成多路数据流进行存储。举例来说，采样速率为400MHz，当分成四路进行存储后，每一路的存储速率为100MHz。但是将数据流分成多路进行存储，其存储时钟沿又很难保证对应关系（四路时钟每路90°相移），而利用PLD设计可以很好地解决这些问题。

　　同样，延时功能对于整个系统也起着十分关键的作用，可以说没有它就缺少了设计的依据。

　　下面分别介绍基于PLD的时钟和延时功能的实现。

　　3.1 时钟实现
　　对于DRFM来说，多路FIFO写、读时钟直接关系到数据是否能够被有效地写入和读出，如果时钟处理不当，整个系统就不能有效地工作。利用单独的D触发器和与或门逻辑器件组合，也可以实现四路时钟，但稳定性不能保证。而利用PLD实现四路时钟，可以相对容易地实现比较稳定的四路时钟，且每路时钟沿都能保证得很好。如下图，采样时钟二分频后的时钟信号用作PLD的全局工作时钟，通过一定的逻辑最终实现以下四路时钟信号：

图 3 四路存储时钟时序图

　　在信号合成中也利用到上面的四路存储时钟，即用上面的四路时钟将数据读出后，同时让四路时钟作为选通器件使能信号（使能信号高时为有效输出，低时输出低电平），这样在采样时钟的每一个周期内只有一个数据有效，并且四路输出叠加后信号与有效输出的一路相同，从而完成了数据的合成。
　　如图3，如果每一路FIFO能够实现最大的工作时钟是100MHz，当采用四路并行工作后，采样时钟就可以达到400MHz，比单路存储工作其时钟提高四倍。
为了实现上述对应的时钟关系，采用图4的设计。

图4 读写时钟实现逻辑图

　　其中CIN是采样时钟二分频后时钟信号。它被分成两路反向时钟后经过一次分频，再将输出时钟进行一定的逻辑调整就得到了四路时钟。

　　由文献[2]，当采用正交采样技术，可以将系统的时钟扩展一倍。如果将正交采样技术和分路存储技术（假设四路存储）结合到一起，在不考虑系统体积的因素下，理论上可以将整个系统时钟相对于单路