集成电路电源分配系统的用途是提供晶体管执行芯片逻辑功能所需的电压与电流。在0.13微米以下工艺技术时，ic设计师不能再想当然地认为vdd和vss网络设计是正确的，必须进行详尽的分析才能确认他们的电源分配方法是否真的具有鲁棒性。vdd网络上的电压下降(ir)和vss网络上的地线反弹会影响设计的整个时序和功能，如果忽视它们的存在，很可能导致芯片设计的失败。电源网格中的大电流也会引起电迁移(emi)效应，在芯片的正常寿命时间内会引起电源网格的金属线性能劣化。这些不良效应最终将造成代价不菲的现场故障和严重的产品可靠性问题。

    电源网格的ir压降和地线反弹

    引起vdd网络上ir压降的原因是，晶体管或门的工作电流从vdd i/o引脚流出后要经过电源网格的rc网络，从而使到达器件的vdd电压有所下降。地线反弹现象与此类似，电流流回vss引脚时也要经过rc网络，从而导致到达器件的vss电压有所上升。更加精细的设计工艺和下一代设计技术使新的设计在ir压降或地线反弹方面要承受更大的风险。电源网格上的ir压降主要影响时序，它会降低门的驱动能力，增加整个路径的时延。一般情况下，供电电压下降5%会使时延增加15%以上。时钟缓冲器的时延会由于ir压降增加1倍以上。当时钟偏移范围在100ps内时，这样的时延增幅将是非常危险的。可以想象一下集中配置的关键路径上发生这种未期而至的延时会出现什么样的情景，显然，设计的性能或功能将变得不可预测。理想情况下，要想提高设计精度，其时序计算必须考虑最坏情况下的ir压降。

    电源网格分析方法主要有静态和动态两种方法。

    静态电源网格分析

    静态电源网格分析法无需额外的电路仿真即能提供全面的覆盖。大多数静态分析法都基于以下一些基本概念：

    1．提取电源网格的寄生电阻；

    2．建立电源网格的电阻矩阵；

    3．计算与电源网格相连的每个电阻或门的平均电流；

    4．根据晶体管或门的物理位置，将平均电流分配到电阻矩阵中；

    5．在每个vdd i/o引脚上将vdd源应用到矩阵；

    6．利用静态矩阵解决方案计算流经电阻矩阵的电流和ir压降；

    由于静态分析法假设vdd和vss之间的去耦电容足够滤除ir压降或地线反弹的动态峰值，因此其结果非常接近电源网格上动态转换的效果。

    静态分析法的主要价值体现在简单和全面覆盖。由于只需要电源网格的寄生电阻，因此提取的工作量非常小。而且每个晶体管或门都提供对电源网格的平均负载，因此该方法能够全面覆盖电源网格，但它的主要挑战在于精度。静态分析法没有考虑本地动态效应和封装传导效应(ldi/dt)，如果电源网格上没有足够的去耦电容，那么这二者都会导致进一步的ir压降和地线反弹。

    动态电源网格分析

    动态电源网格分析法不仅要求提取电源网格的寄生电阻，还要求提取寄生电容，并要完成电阻rc矩阵的动态电路仿真。动态电源网格分析法的典型步骤是：

    1．提取电源网格的寄生电阻和电容；

    2．提取信号网络的寄生电阻和电容；

    3．提取设计网表；

    4．根据提取的寄生电阻、电容值和网表生成电路网表；

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