张卫杰 路 平 来源：《国外电子元器件》

     摘要：文章以vxi总线开关矩阵模块为例，介绍了基于可编程逻辑器件的vxibus寄存器基接口的开发过程。给出了选用altera公司的可编程逻辑器件flex

     10k10在maxplusii环境下，结合vxibus时序对接口逻辑电路进行波形仿真和时序分析的方法。

     关键词：vxi总线

     接口 cpld flex 10k

     1 引言

     vxi总线测试系统是一种世界范围内完全开放的、适用于多个生产厂家的模块化仪器总线系统。随着仪器功能逐渐向复杂化发展，以数字电路为主的接口电路的设计也在追求更高的集成度，这时如果采用可编程逻辑器件（pld）技术代替传统的中、小规模集成电路来实现电路设计，不仅可以节省大量的板上空间，而且电路的可靠性和可修改性也会大大提高。设计使用时可以根据接口和功能电路的需要选用合适的器件。在vxi总线开关模块的设计中，由于功能电路需要vxi接口提供较多的译码电路（即组合逻辑单元），因此，选用altera公司的复杂可编程逻辑器件（cpld）flex

     10k10可在maxplusii开发环境下，采用原理图与vhdl语言混合设计以及byteblaster在线编程技术来实现vxibus寄存器基的接口。此接口可在不改变外围电路的情况下升级为更高级的消息基接口。

     2 vxibus寄存器基接口设计

     vxibus寄存器基接口电路由初始化电路、模块和寄存器译码、寄存器读写及数据传输应答、中断申请及响应等四部分组成。这些部分均可在一片flex10k10中实现，既可以采用原理图设计，也可以采用硬件描述语言设计，还可以两者混合来进行设计。

     2.1 开机初始化

     根据vxi总线时序，在电源接通后，背板总线上的sysrst信号应由低变高，以使softrst信号由高变低并启动一次模块复位自检过程。根据vxi总线协议，模块复位自检应包括寄存器（基于配置寄存器和用户定义操作寄存器）的初始化和功能电路的初始化。由于识别（id）寄存器、器件类型（dtype）寄存器以及状态（status）寄存器是只读寄存器，因此可采用静态配置（sc）的方法，即在flex10k10内部预先将协议规定的内容锁存在16位d触发器中。控制寄存器和用户定义操作寄存器对于vxi主模块来说是只写寄存器，初始化时只需根据需要写入相应的内容即可。按照开关矩阵功能电路的要求，初始化阶段须依次输出16组脉冲，每次由译码输出控制选通一列继电路的行、列信号，从而完成对256个继电路关断操作。

     2.2 模块和寄存器译码

     vxibus寄存器基模块与消息基模块的主要区别在于其与主模块的通信方式不同，寄存器基模块通常作为从模块通过读写寄存器与主模块通信。参与译码和读写模式控制的信号线有a01～a15,am0～am5,lword,ds0,ds1，write等。

     模块和寄存器译码方式有两种，一种是递进式译码，即将译码分为模块译码和寄存器译码两个层次，当地地址a06～a13上的逻辑值与vxibus模块唯一的逻辑地址相符时，说明该模块被选中，进而根据地址线a01～a15以及write线等逻辑值进行下一级的寄存器译码，以确定vxibus访问的具体寄存器；另一种是直接译码，即根据地址线a01～a15上的逻辑值一次性确定是否访问本模块以及访问哪个寄存器，从而选通相应的寄存器。这两种方式各有利弊，若采用原理图设计，受译码器输入位数的限制，采用前一种递进式译码较为恰当；若采用vhdl等硬件描述语言设计，则宜选用后一种译码方式，因为直接译码在综合时较递进方式使用了较少位数的计数器，而且省掉了多路选择器和锁存器，因而更能节约片内资源，提高工作速度。

     ds0,ds1,a01,lword，am0-am5控制寄存器的读写模式，本模块采用a16、d16非特权访问模式，且总是读写字节（0～1），因而上述位的