来源：《电子技术应用》

摘要：介绍了高速hdlc数据接收/测试仪的设计实现方案。该测试仪通过使用现场可编程逻辑电路（fpga）技术和多线程软件结构，将硬件的高速处理特性和软件的灵活性相结合。基于pci总线的硬件接收卡将高速数据实时传送至系统缓冲区，然后调用软件进行并行数据处理，从数据流中提取出测试信息，完成接收与测试功能。 关键词：hdlc 实时数据处理 多线程 在通信系统的测试中，经常需要实时接收和处理hdlc格式数据。使用自行开发的高速hdlc数据实时接收/测试仪可以很好地保证数据处理的灵活性，用户可以根据具体的处理环境来定制测试仪的功能和性能指标。本文结合一个通信误码率测试 仪的开发过程，介绍高速hdlc数据接收/测试处理板的设计原理和结构。 1 系统组成 该高速hdlc数据接收/测试仪共分为两部分，一部分为数据接收硬件，由一块微机插卡实现；另一部分为接收终端软件，由运行于windows操作系统平台的软件实现。硬件板卡基于pci总线结构，使用fpga技术将数据读写和hdlc协议解释固化于硬件平台，以提高实时处理性能，同时在终端软件上采用多线程并行处理技术减少处理延时，完成实时数据处理和指标统计。 2 高速hdlc数据接收/测试仪硬件设计 2.1 基本技术要求 （1）可接收hdlc格式数据，也可接收同步触发模式数据，其工作状态可由软件通过计算机端口进行控制； （2）接收板可接收的最高数据速率为10mbit/s； （3）可将hdlc格式数据中的空帧过滤掉，也可接收所有数据帧，其工作模式由软件控制； （4）可工作于自发自收状态，以利于调试； （5）接收板的兼容性要好。 2.2 接收板工作原理 数据接收板原理框图如图1所示。测试数据通过rs-422电缆传送到数字接收板的数据接收端，经电平转换后，磅给fpga处理。接收板上由接收芯片mc3486接收rs-422电缆传输的差分信号，并转换为ttl电平输入fpga进行信号处理。fpga产生20位地址和写信号，将8位的数据由sdram左端口写入，同时将工作状态反映在状态控制端口，计算机查询端口状态，产生相应的地址和读信号，由sdram的右端口将数据读出。为协调数据到达的不均匀性和软件读写的均匀性，对sdram的读写采用“乒乓式”缓冲，即将sdram分为高低两区，fpga写高区时，计算机读低区；fpga写低区时，计算机读高区。从而保证了读写高速进行且不会发生冲突。gal16v8的作用是对端口地址高8位进行译码，以保留fpga管脚资源。 在实现“乒乓式”缓冲读写时，具体是读高区数据（起始地址为d8000）还是读低区数据（起始地址为d90000），要通过查询方式判定。测试软件不断查询端口201h的q5，若q5为1，则查询q7和q2,若q7=1，则读高区数据，若q2=1，则读低区数据。为了保证读取的数据不掉帧，系统应能在掉帧时发出警告信息。为此，在fpga内做一4位计数器，对帧数计数，帧计数器的值传给端口201h的最低两位q1和q0。软件中设置一参数counter，首先使counter的值与帧计数器的值相同，以后每读一帧数据，counter加1（若counter大于3，则置其为0），同时读取帧计数器的值（即q1、q0的值），与counter比较，二者不同时则发出警告信息。 接收板的状态控制端口参数列于表1。

表1 实时hdlc数据接收板端口控制参数 端口名称 端口作用 数据流向 功 能 201h 状态控制 双向端口 读入