与CMOS技术相比，LVDS具备一些明显优势。它可以在低电压信号(约350 mV)下工作，并且为差分而非单端。低压摆幅具有较快的切换时间，可以减少EMI问题。差分这一特性可以带来共模抑制的好处。这意味着耦合到信号的噪声对两个信号路径均为共模，大部分都可被差分接收器消除。

LVDS中的阻抗必须更加严格控制。在LVDS中，负载阻抗应约为100 Ω，通常通过LVDS接收器上的并联端接电阻实现。此外，LVDS信号还应采用受控阻抗传输线进行传输。差分阻抗保持在100 Ω时，所需的单端阻抗为50 Ω。为典型LVDS输出驱动器。

LVDS输出驱动器拓扑结构，电路工作时输出电源会产生固定的直流负载电流。这可以避免输出逻辑状态跃迁时典型CMOS输出驱动器中出现的电流尖峰。电路中的标称源电流/吸电流设为3.5 mA，使得端接电阻100 Ω时典型输出电压摆幅为350 mV。电路的共模电平通常设为1.2 V，兼容3.3 V、2.5V和1.8 V电源电压。

工作速度高达6.375 Gbps，差分电平标称值为800 mV，共模电平约为1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作时，差分电平额定值为400 mV，共模电平仍约为1.0 V。随着转换器速度和分辨率增加，CML输出需要合适类型的驱动器提供必要速度，以满足各种应用中转换器的技术需求。

每种数字输出驱动器都有时序关系，需要密切监控。由于CMOS和LVDS有多种数据输出，因此必须注意信号的路由路径，以尽量减小偏斜。如果差别过大，可能就无法在接收器上实现合适的时序。此外，时钟信号也需要通过路由传输，并与数据输出保持一致。时钟输出和数据输出之间的路由路径也必须格外注意，以确保偏斜不会太大。

速度和分辨率不断增加，数字输出驱动器也不断演变发展，以满足数据传输需求。随着转换器中的数字输出接口转换为串行数据传输，CML输出越来越普及。但是，目前的设计中仍然会用到CMOS和LVDS数字输出。每种数字输出都有最适合的应用。每种输出都面临着挑战，必须考虑到一些设计问题，且各有所长。

在采样速度小于200 Msps的转换器中，CMOS仍然是一种合适的技术。当采样速率增加到200 MSPS以上时，与CMOS相比，LVDS在许多应用中更加可行。为了进一步增加效率、降低功耗、减小封装尺寸，CML驱动器可与JESD204之类的串行数据接口配合使用。