SN74AUC245RGYRten1p

-1 bitAdder t12(A[2],B[2],tcmp[2],Suln[2],temp[3]);

-1 bltAdder u3(A[3],B[3],temp[3],Sum[3],temp[4]);

Cout=temp[4];

cnd

endrnoduic

module l bitAdder(A,B,Ci,Sum,Co);

input A,B,Ci;

output sum,Co;

assign sum=A^B^Ci;

endmodule

图4.4.4(a)所示是带有使能控制端的8线-3线优先编码该电路的行为级描述。

1路-4路数据分配器电路的功能表如表题4.6.8所示,IN为1路数据输人信号，S1

S0为选择信号,EN为芯片的使能信号,Y3~Y0为输出信号。x为任意值,z为高阻态，要求:

用逻辑门设计该电路,写出设计过程,画出逻辑图。

用verihlog HDL的行为建模方式描述该电路。

大多数数字系统中,除了需要具有逻辑运算和算术运算功能的组合逻辑电路外,还需要具有存储功能的电路,组合电路与存储电路相结合可构成时序逻辑电路,简称时序电路。本章将讨论实现存储功能的两种逻辑单元电路,即锁存器和触发器①。着重讨论它们的电路结构与工作原理,以及所实现的不同逻辑功能。此外,本章还将讨论用verilog HDL描述锁存器与触发器的方法。

锁存器和触发器分别系latch和nip-flop的译称。