与器件的源漏区掺有相同类型的杂质(在图中为P型)

我们发展了一种栅极将圆柱体沟道全部包围的GAAC JI冫T全新制作工艺。JM38510/10102BCA首先,在SOI衬底上对N型与P型沟道分别进行沟道离子注入掺杂,经光刻图形化,刻蚀半导体硅材料层和部分埋入电介质层(BOX),形成半导体材料柱和电介质支撑柱;接米线桥;接下来,在衬底上沉积栅介质层及金属层将中段镂空处圆柱体硅纳米线全部包裹;经光刻,刻蚀金属层形成金属栅极;形成绝缘体介质侧墙结构,对圆柱体硅纳米线两端的暴露部分进行与器件沟道掺杂类型相同的离子注人重掺杂,形成源区和漏区,最后源漏区形成镍硅化物以降低接触电阻。

  无结全包围圆柱形沟道栅晶体管,载流子由源极流经整个圆柱体半导体沟道体内流漏极,避开了栅氧化层与半导体沟道界面的不完整性,载流子不易受到界面散射的影响,通常其低频噪音比传统MOSFET低五个数量级。在施加热载流子应力后,器件表现出很低的ION退化,具有更高的使用寿命,这归功于载流子流经纳米线的中心以及邻近漏极一侧位置的电场峰值下降[72]。器件具备更高的性能和可靠性以及更强的按比例缩小能力。此外,无结圆柱体全包围栅场效应晶体管与传统的CMOS工艺兼容性较好且极大地简化了器 件制造工艺,适合于10nm及以下技术节点CMOS大规模集成电路的生产制造。

   电介质在集成电路中主要提供器件、栅极和金属互连间的绝缘,选择的材料主要是氧化硅和氮化硅等,沉积方法主要是化学气相沉积(CVD)。随着技术节点的不断演进,目前主流产品已经进人65/45nm的世代,32/28nm产品的技术也已经出现,为了应对先进制程带来的挑战,电介质薄膜必须不断引入新的材料和新的工艺。

在栅极电介质的沉积方面,为了在降低电介质EOT(等效氧化物厚度)的同时,解决栅极漏电的问题,必须提高材料的乃值。在130/90/65nm乃至45nm的世代,对传统热氧化生成的氧化硅进行氮化,生成氮氧化硅是提高乃值的一种有效方法。而且氮氧化硅在提高材料乃值和降低栅极漏电的同时,还可以阻挡来自多晶硅栅内硼对器件的不利影响,工艺的整合也相对简单。到绣/32nm以后,即使采用氮氧化硅也无法满足器件对漏电的要求,高乃介质的引人已经成为必然。Intel公司在45nm已经采用了高乃的栅极介质(主要是氧化铪基的材料,花值约为25),器件的漏电大幅降低一个数量级。