0-In的验证工具支持Accellera SystemVerilog 3.1a
发布时间:2007/8/30 0:00:00 访问次数:575
0-In Design Automation公司近日推出其Archer验证系统的产品，可支持Accellera的SystemVerilog 3.1a设计架构和IEEE-1076 VHDL。该产品加入了0-In的标准语言支持，包括IEEE-1364 Verilog和Accellera的PSL语言。
Archer-CDV可支持SystemVerilog 3.1a的设计架构和VHDL，能在覆盖驱动的验证方法中提供结构性和基于声明的覆盖功能，使该公司的CheckerWare声明库和监视器能够检测早期缺陷并快速调试。CheckerWare为测试通用设计元素和标准接口压缩了功能检查和结构覆盖。
Archer-SF可支持VHDL，为检测缺陷提供了功能强大的基于声明和形式化验证工具，包括自动的RTL规则检查、静态时钟域交叉验证及静态形式声明验证。 （转自 电子工程专辑）
0-In Design Automation公司近日推出其Archer验证系统的产品，可支持Accellera的SystemVerilog 3.1a设计架构和IEEE-1076 VHDL。该产品加入了0-In的标准语言支持，包括IEEE-1364 Verilog和Accellera的PSL语言。
Archer-CDV可支持SystemVerilog 3.1a的设计架构和VHDL，能在覆盖驱动的验证方法中提供结构性和基于声明的覆盖功能，使该公司的CheckerWare声明库和监视器能够检测早期缺陷并快速调试。CheckerWare为测试通用设计元素和标准接口压缩了功能检查和结构覆盖。
Archer-SF可支持VHDL，为检测缺陷提供了功能强大的基于声明和形式化验证工具，包括自动的RTL规则检查、静态时钟域交叉验证及静态形式声明验证。 （转自 电子工程专辑）
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