本文作为“快速循环ram(fcram)”技术应用的第一部分，将介绍具有简化特性集、更低随机周期时延及更快总线转向时间的fcram技术基本架构与工作原理，以及与其它新兴dram解决方案的性能比较。下一期将刊出的第二部分将探讨fcram技术如何使10g联网应用(特别是10gbps/oc-192线卡实现)受益。

    如果回顾一下动态随机存储器(dram)过去的发展，就会发现，考虑到pc市场的需求，dram已经历史性成为主要的开发对象。由于这一影响，其它应用设计者不管是否适合其应用都被迫使用“pc dram”。特别是，这些pc dram已经为那些试图提供2.5gbps及以上数据速率的联网设备开发商设置了瓶颈。

     幸运的是，已开始有相应的解决方案。几种针对联网设备设计需求而优化的新型dram架构目前正冲击市场。

    一项由东芝及富士通公司共同开发的fcram技术，正是这样一种针对联网设计界而迅速涌现的解决方案。fcram的主要优势包括dram密度与接近sram速度的随机循环性能、可实现快速随机存取循环时间的专有核心技术、可提供更短随机存取及循环时间的架构以及结合传统ddr接口(采用一种成本效益更高的dram技术)的高带宽等。

    传统自适应方法

    过去，dram性能增强主要集中在架构修改上，譬如通过为i/o增加高速逻辑来提高器件的峰值带宽等。例如，同步dram(sdram)、双数据速率(ddr)sdram及rambus dram(rdram)等，都基本上采用同样的存储器内核(单元阵列)，并拥有不同的高速i/o逻辑实现，以实现其各自的峰值带宽提高。 尽管这些性能增强可在某些特定应用实现所期望的系统性能提高，但它们不可能在其它应用中也达到同样的目的。例如，增加dram峰值带宽可提高其在pc中的性能，因为pc主要是用主存储器来满足cpu的高速缓存要求。但这可能对以短的随机数据包为特征的联网交换环境没有多大效果。

    人们用多存储器层(bank)方案来尝试减少这些侧重于pc应用的dram的执行时间。在这些方案中，当前不执行存取的存储器层处于预充电状态，所以如果下一个被存取数据字包含在预充电层的某一个中，便可减少循环时间。

    增加更多存储器层所面临的主要挑战是dram的成本会提高，此外，当下一个数据字处于执行(非预充电)层的不同行内时，则在下一次存取能够开始以前，当前存取必须完成并对存储器块进行预充电。前面所提到的架构没有一种能满足这种“同一层”执行时间。此外，时延并不仅仅是存储器层数量与随机循环/存取时间(trc/trac)的函数，同时也受总线转向时间的影响。

    走进fcram

    fcram特地为满足通信设计人员的要求而设计。尤其是，开发此项存储器技术是为了在减少随机周期时延(随机存取及周期时间)的同时提高峰值带宽。其真正含义是，在某些特定应用中优先考虑有效带宽，尤其在那些以短数据包及随机环境为特征的联网应用中。fcram的特性包括：

    1. 三级行流水线操作；

    2. 快速存取内核；

    3. 简化的ddr特性集；

    4. 快速总线转向时间。

    正如前面所讨论的，许多dram都通过利用i/o逻辑增强来提供性能增强，这也可称之为列流水线操作。换言之，即可减少dram的列地址周期时间，从而获得快速猝发速度。通过采用类ddr的特性集及接口，fcram也同样能提供这种快速猝发能力。

    ddr，正如其名字所表示的，输入输出数据位于时钟上下沿，故与单数据速率sdram相比其峰值带宽可提高一倍。例如，如果时钟速率为133mhz，则sdram的数据速率及峰值带宽分别为133mhz与133mbps。而采用同样的133 mhz时钟，ddr却能提供266mhz的数据速率及266mbps的峰值带宽，且基本上采用与sdram一样的工艺技术及存储器内核设计，仅对i/o电路进行很少的修改。fcram采用了与ddr相同的大部分电路修改，以至它在给定时钟频率下也能产生同样的峰值带宽。

    此外，fcram还执行一种称为三级行流水线式操作的方案，这可提供极大的行地址(随机)循环时间改进。通过将行流水线式操作与快速存储器内核(主要通过将内核分段成可极快速存取的更小子阵列来实现)，fcram可获得快速随机周期/存取时间(图1)。在参见此