uln2003afn图和寄存器传输语言,用Ⅴerilog hdl描述一个完整的数字系统。数字系统的hdl描述可以在结构级或行为级进行,行为级又可分为寄存器级或算法级。因此,对数字系统的描述可以分为结构级描述、寄存器传输级(rtl)描述和基于算法的行为级描述。

结构级描述是最底层、最详细的描述。它是根据具体物理元件以及它们之间的连接描述系统。这些元件包括门、触发器及选择器、计数器等标准部件。描述过程首先是将系统划分为多个不同功能的模块,然后用hdl描述每个功能模块,最后将所有这些底层模块组合起来构成顶层模块,即完成了整个系统的设计。

寄存器传输级描述是根据寄存器要完成的操作,以及操作的顺序来描述系统。这种类型的描述是用过程语句说明各种操作的关系,不涉及具体硬件电路结构。但是,寄存器传输级描述隐含了寄存器的硬件电路结构,可以用标准部件实现系统。

基于算法的行为级描述是最抽象的。用类似于编程语言中的过程算法形式描述系统的功能,不涉及任何的硬件电路实现。因此,这一层设计的某些描述不能被开发软件综合成具体结构形式。这种行为级描述适合于复杂数字系统的仿真,用来证明设计是否正确。

下面我们将通过实例介绍数字系统的结构级和rtl级描述,交通灯控制系统的verog hdl描述,寄存器传输级描述,交通灯控制系统的传输级hdl描述分为4部分,如例10.4.1所示。第一部分定义了系统的输入、输出、所用的寄存器。其输人信号为时钟clk、传感器s和复位信号reset。输出有主干道和支干道信号灯hg、hy、hr及fr、fy、fg。第二部分说明控制单元工作的时序关系。控制寄存器有4个状态,由两个d触发器构成,取不同二进制值表示,nextstate表示d触发器的输出currentstate表示d触发器的输入。第三部分和第四部分说明处理单元中,寄存器的传输操作和输出。

控制单元的hdl描述是根据图10.2.8所示的状态图编写的。用两个aways语句描述其时序转换过程。第一个always语句说明两个操作过程:异步复位信号reset使系统进人初态so,系统状态转换是在时钟clk的上升沿进行的。第二个always语句是由case多路分支语句描述的逻辑电路,说明由现态到次态的转换条件。例如,现态是so,如果t1・s=1,则下一个clk的上升沿转到s1状态。如果t1・s=0,则保持在so状态,数字系统设计基础.

第三部分定时器的hdl编写,可以根据asm图或例10.3.1所示寄存器传输语言的描述进行。其工作过程由reset和st控制。reset信号使定时器清零后开始计数。st是由控制单元发出的信号,使定时器清零后重新计数。在so、s2、s1(或s3)状态下,定时器分别给出3个定时信号tl、ts和ty,以供控制单元决定是否进行状态转换。

第四部分输出电路的hdl是根据例10.3.1所示寄存器传输语言编写的。由case语句说明在不同的状态下,输出hg、hy、hr或fr、fy、fg中均有一个为1。

交通灯控制系统的rtl描述,输出信号是寄存器类型,定义系统内部的信号变量及其类型, 见图10.2.6用于定时器的寄存器,控制寄存器,对状态进行编码,控制单元状态转换的描述, 参见图10.2.8用可编程逻辑器件实现数字系统.