初步
KM736V689/L
功能说明
该KM736V689 / L是一款支持P6和Power PC的突发地址访问序列的同步SRAM
基于微处理器。所有输入（除OE ， LBO和ZZ ）的采样时钟的上升沿。的开始和持续时间
的突发访问由ADSC ， ADSP和ADV和片选引脚控制。
在访问被与片选信号和输出使能信号使能。等待状态被插入到与该接入
ADV 。
当ZZ被拉高，将SRAM将进入掉电状态。此时， SRAM的内部状态被保存。当ZZ
返回到低，一般的SRAM 2个周期后的唤醒时间运行。 ZZ引脚被拉低内部。
读周期与ADSP （不论WEX和ADSC的）使用新的外部地址开始读入片内地址
注册时ADSP采样为低电平时，芯片选择采样活跃，输出缓冲器使能OE 。在读操作
ATION由当前地址访问的单元阵列，在所述数据输出寄存器由CLK的上升沿登记的数据，是CAR-
里德由CLK的下一个上升沿的数据输出缓冲器。的数据，在数据输出缓冲器注册，被投影到输出
销。 ADV被忽略的时钟边沿采样ADSP断言，但采样随后的时钟边缘。地址
对于突发的下一次访问内部增加时WEX进行采样和高ADV采样为低电平。和ADSP被封杀
通过禁用CS控制信号
1
.
所有字节写入是通过网关进行（ BW和WEX的regaedless 。 ），并且每个字节写入由BW和WEX的组合进行
当GW高。
写周期被禁用输出缓冲器， OE和认定WEX进行。 WEX是在时钟边沿采样为忽略
普莱斯ADSP低，但被采样在随后的时钟边沿。输出缓冲器被禁用时WEX进行采样
低（ OE的regaedless ） 。数据移入数据输入寄存器时，采样WEX低。地址在内部增加的
突发的下一个地址，如果两个WEX和ADV采样低。单个字节的写周期是由任意一个或多个字节进行
写使能采样到低电平信号（ WEA ， WEB ， WEC或周三） 。在WEA控制DQA
0
DQA
7
和DQPa ， Web控件DQB
0
DQB
7
和DQPb ， WEC控制DQC
0
DQC
7
和DQPc ，以及周三的控制DQD
0
DQD
7
和DQPd 。读或写周期也可以是initi-
ated ，而不是与ADSP ADSC 。与ADSC和ADSP因为是如下启动周期之间的差异;
ADSP必须进行采样时，高ADSC采样为低电平启动与ADSC一个周期。
WEX进行采样，对采样的ADSC低（和ADSP高）相同的时钟边沿。
对于突发访问被生成的地址，如下所示，色同步信号序列的开始点是由外部提供的
地址。猝发地址计数器绕回至其初始状态完成时。突发序列是由国家决定的
LBO引脚的。当该引脚为低电平时，线性突发序列被选择。当该引脚为高电平，交错突发序列
选择。
64Kx36同步SRAM
突发序列表
LBO引脚
高
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
0
1
1
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
A
0
0
1
0
1
（交错突发）
案例4
A
1
1
1
0
0
A
0
1
0
1
0
第四地址
BURST塞克
NCE表
LBO引脚
低
科幻RST地址
案例1
A
1
0
0
1
1
A
0
0
1
0
1
A
1
0
1
1
0
案例2
A
0
1
0
1
0
A
1
1
1
0
0
案例3
A
0
0
1
0
1
A
1
1
0
0
1
（线性脉冲串）
案例4
A
0
1
0
1
0
第四地址
注： 1， LBO引脚必须连接到高或低，和漂浮状态不能被允许的。
-4-
1997年4月
1.0版
