K4J55323QF-GC
256M GDDR3 SDRAM
的256Mbit GDDR3 SDRAM
修订版1.8
2005年4月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
修订历史
版本1.8 （ 2005年4月9日）
- 修正笔记说明第47页上的写延迟。
256M GDDR3 SDRAM
版本1.7（ 2005年1月18日）
- 增加了无铅封装部件编号在资料片。
版本1.6 （ 2004年12月2日）
- 改变ICC2P和ICC6所有频率。 Separted ICC6的-GC和-GL 。
版本1.5 （ 2004年10月5日）
- 增加了K4J55323QF -G （ V） C15
- 第28页上的时序图修正
版本1.4 （ 2004年7月9日）
- 增加了K4J55323QF -G （ V） L20是VDD&VDDQ = 1.8V （典型值）
版本1.3 （ 2004年6月14日）
- 对所有频率改变的直流规范值。请参见第45页的直流特性。
- 从规范中删除-GC12 。
1.2版（ 2004年2月18日）
- 改变VDD / VDDQ从1.9V + 0.1V至+ 2.0V 0.1V的所有频率。
- 直流变化：请参见第45页的直流特性。
版本1.1 （ 2004年1月29日）
- 修正错字
版本1.0 （ 2004年1月15日）
- K4J55323QF - GC12的改变VDD / VDDQ从2.1V + 0.1V至+ 1.9V 0.1V
- K4J55323QF - GC14的改变VDD / VDDQ / 16/ 20日1.8V + 0.1V至+ 1.9V 0.1V
- 改变TCK （最大值）从3.0ns到3.3ns
- DC规格定案。错字更正
- 2 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
修订历史
版本0.5 （ 2004年1月7日）
- 初步规范
- 在上电顺序添加"Dummy MRS"命令。错字更正
256M GDDR3 SDRAM
版本0.4 （ 2003年12月10日）
- 初步规范
- 修正错字
- 增加了K4J55323QF - GC12 （ 800MHz的） ，在规格
- 重点AC参数的变化：参考AC规格表46,47页
。添加tDAL交流特性表中，
。在交流特性表中-GC12加入AC参数，
。的-GC14改变的tRC从31tCK到30tCK ，
。的-GC16改变了tRFC从34tCK到33tCK ，
- 直流变化：参考直流特性表45页。
- 电容表的改变：请参见第45页的电容表。
版本0.3 （ 2003年11月13日）
- 目标规格
- 修正错字
- 从规范的800MHz删除
- 改变ICC6从4mA至7毫安
- 重点AC参数的变化：参考AC规格表46,47页
。的-GC14改变了tWR的从6tCK到9tCK ，
。的-GC16改变了tWR的从5tCK到8tCK ，
。改变了-GC20 tWR的从4tCK到6tCK
。改变tPDEX和TXSR在低功率100tCK到300tCK
版本0.2 （ 2003年10月17日）
- 目标规格
- 修正错字
版本0.1 （ 2003年9月26日）
- 目标规格
- 修正错字
版本0.0 （ 2003年9月25日）
- 目标规格
- 3 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
256M GDDR3 SDRAM
2米x 32位×4银行图形双数据速率3同步DRAM
与单向数据选通
特点
对设备操作2.0V + 0.1V电源
2.0V + 0.1V电源的I / O接口
片上端接（ ODT ）
输出驱动强度调整由EMRS
校准输出驱动器
伪开漏兼容输入/输出
4个内部银行的并发操作
差分时钟输入（ CK和CK ）
进入每个积极的CK边缘命令
CAS等待时间：5， 6，7， 8和9（时钟）
附加延迟（ AL ） ： 0和1 （时钟）
可编程突发长度： 4
可编程写等待时间： 1，2， 3，4， 5和6（时钟）
单端每字节的读选通（ RDQS ）
单端写选通（ WDQS ）每字节
RDQS边沿对齐的数据进行读写
WDQS中心对齐与写入数据
数据屏蔽（ DM ），用于屏蔽写入数据
自动&自刷新模式
自动预充电选项
32毫秒，自动刷新（ 4K周期）
144球FBGA
最高时钟频率可达to700MHz
最大数据速率可达1.4Gbps /针
DLL的输出
订购信息
产品型号
K4J55323QF-GC14
K4J55323QF-GC15
K4J55323QF-GC16
K4J55323QF-GC20*
最大频率。
700MHz
667MHz
600MHz
500MHz
最大数据速率
1400Mbps/pin
1334Mbps/pin
1200Mbps/pin
1000Mbps/pin
伪
漏极开路
144 - 球FBGA
接口
包
* K4J55323QF - GL20 / VL20 ： VDD & VDDQ = 1.8V + 0.1V （ 1.7V 1.9V ）
* K4J55323QF - V是无铅封装部件号
概述
FOR 2米x 32位×4行GDDR3 SDRAM
该8Mx32 GDDR3是268435456位超同步数据速率动态随机存储器组织成4个字2,097,152
32位，制造与三星
’s
高性能CMOS技术。有数据选通同步功能可让
极高的性能高达5.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
操作频率，以及可编程延迟允许该设备可用于各种高性能存储有用
系统的应用程序。
- 4 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
256M GDDR3 SDRAM
的256Mbit GDDR3 SDRAM
修订版1.8
2005年4月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
修订历史
版本1.8 （ 2005年4月9日）
- 修正笔记说明第47页上的写延迟。
256M GDDR3 SDRAM
版本1.7（ 2005年1月18日）
- 增加了无铅封装部件编号在资料片。
版本1.6 （ 2004年12月2日）
- 改变ICC2P和ICC6所有频率。 Separted ICC6的-GC和-GL 。
版本1.5 （ 2004年10月5日）
- 增加了K4J55323QF -G （ V） C15
- 第28页上的时序图修正
版本1.4 （ 2004年7月9日）
- 增加了K4J55323QF -G （ V） L20是VDD&VDDQ = 1.8V （典型值）
版本1.3 （ 2004年6月14日）
- 对所有频率改变的直流规范值。请参见第45页的直流特性。
- 从规范中删除-GC12 。
1.2版（ 2004年2月18日）
- 改变VDD / VDDQ从1.9V + 0.1V至+ 2.0V 0.1V的所有频率。
- 直流变化：请参见第45页的直流特性。
版本1.1 （ 2004年1月29日）
- 修正错字
版本1.0 （ 2004年1月15日）
- K4J55323QF - GC12的改变VDD / VDDQ从2.1V + 0.1V至+ 1.9V 0.1V
- K4J55323QF - GC14的改变VDD / VDDQ / 16/ 20日1.8V + 0.1V至+ 1.9V 0.1V
- 改变TCK （最大值）从3.0ns到3.3ns
- DC规格定案。错字更正
- 2 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
修订历史
版本0.5 （ 2004年1月7日）
- 初步规范
- 在上电顺序添加"Dummy MRS"命令。错字更正
256M GDDR3 SDRAM
版本0.4 （ 2003年12月10日）
- 初步规范
- 修正错字
- 增加了K4J55323QF - GC12 （ 800MHz的） ，在规格
- 重点AC参数的变化：参考AC规格表46,47页
。添加tDAL交流特性表中，
。在交流特性表中-GC12加入AC参数，
。的-GC14改变的tRC从31tCK到30tCK ，
。的-GC16改变了tRFC从34tCK到33tCK ，
- 直流变化：参考直流特性表45页。
- 电容表的改变：请参见第45页的电容表。
版本0.3 （ 2003年11月13日）
- 目标规格
- 修正错字
- 从规范的800MHz删除
- 改变ICC6从4mA至7毫安
- 重点AC参数的变化：参考AC规格表46,47页
。的-GC14改变了tWR的从6tCK到9tCK ，
。的-GC16改变了tWR的从5tCK到8tCK ，
。改变了-GC20 tWR的从4tCK到6tCK
。改变tPDEX和TXSR在低功率100tCK到300tCK
版本0.2 （ 2003年10月17日）
- 目标规格
- 修正错字
版本0.1 （ 2003年9月26日）
- 目标规格
- 修正错字
版本0.0 （ 2003年9月25日）
- 目标规格
- 3 -
REV 1.8 （ 2005年4月）
K4J55323QF-GC
256M GDDR3 SDRAM
2米x 32位×4银行图形双数据速率3同步DRAM
与单向数据选通
特点
对设备操作2.0V + 0.1V电源
2.0V + 0.1V电源的I / O接口
片上端接（ ODT ）
输出驱动强度调整由EMRS
校准输出驱动器
伪开漏兼容输入/输出
4个内部银行的并发操作
差分时钟输入（ CK和CK ）
进入每个积极的CK边缘命令
CAS等待时间：5， 6，7， 8和9（时钟）
附加延迟（ AL ） ： 0和1 （时钟）
可编程突发长度： 4
可编程写等待时间： 1，2， 3，4， 5和6（时钟）
单端每字节的读选通（ RDQS ）
单端写选通（ WDQS ）每字节
RDQS边沿对齐的数据进行读写
WDQS中心对齐与写入数据
数据屏蔽（ DM ），用于屏蔽写入数据
自动&自刷新模式
自动预充电选项
32毫秒，自动刷新（ 4K周期）
144球FBGA
最高时钟频率可达to700MHz
最大数据速率可达1.4Gbps /针
DLL的输出
订购信息
产品型号
K4J55323QF-GC14
K4J55323QF-GC15
K4J55323QF-GC16
K4J55323QF-GC20*
最大频率。
700MHz
667MHz
600MHz
500MHz
最大数据速率
1400Mbps/pin
1334Mbps/pin
1200Mbps/pin
1000Mbps/pin
伪
漏极开路
144 - 球FBGA
接口
包
* K4J55323QF - GL20 / VL20 ： VDD & VDDQ = 1.8V + 0.1V （ 1.7V 1.9V ）
* K4J55323QF - V是无铅封装部件号
概述
FOR 2米x 32位×4行GDDR3 SDRAM
该8Mx32 GDDR3是268435456位超同步数据速率动态随机存储器组织成4个字2,097,152
32位，制造与三星
’s
高性能CMOS技术。有数据选通同步功能可让
极高的性能高达5.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
操作频率，以及可编程延迟允许该设备可用于各种高性能存储有用
系统的应用程序。
- 4 -
REV 1.8 （ 2005年4月）
