64Mx64bits
PC133 SDRAM无缓冲DIMM
基于32Mx8的SDRAM与LVTTL ， 4银行& 8K刷新
HYM72V64636B （L）的T8系列
描述
该HYM72V64636B （L ） T8系列是64Mx64bits同步DRAM模块。该模块由16 32Mx8bits
CMOS同步DRAM在400mil 54pin TSOP -II封装，在168PIN玻璃环氧树脂1 2Kbit EEPROM中8PIN TSSOP封装
印刷电路板。一0.22uF和1 0.0022uF解耦每每个SDRAM的电容器被安装在PCB上。
该HYM72V64636B （L ） T8系列是双列直插式内存模块适合简单的交换和另外512Mbytes MEM-的
ORY 。该HYM72V64636B （L）的T8系列完全参考时钟的上升沿同步操作。所有的输入和输出
看跌期权与时钟输入的上升沿同步。的数据通路内部流水线，以达到非常高的带宽。
特点
PC133 / PC100MHz支持
168PIN SDRAM无缓冲DIMM
串行存在检测与EEPROM
1.15 “ （ 29.21毫米）高度PCB板双面的COM
ponents
单3.3 ± 0.3V电源
- 1，2， 4或8个或全部页面为顺序突发
所有器件引脚与LVTTL接口兼容
- 1，2 ，4或8对交错突发
通过DQM数据屏蔽功能
可编程CAS延时; 2 ， 3个时钟
SDRAM内部银行：四家银行
模块银行：两个物理银行
自动刷新和自刷新
8192刷新周期/ 64ms的
可编程的突发长度和突发类型
订购信息
产品型号
HYM72V64636BT8-K
HYM72V64636BT8-H
HYM72V64636BLT8-K
HYM72V64636BLT8-H
时钟
频率
133MHz
国内
银行
REF 。
动力
正常
SDRAM
包
电镀
4银行
133MHz
8K
正常
TSOP -II
金
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担使用任何责任
电路的描述。没有专利许可。
修订版0.2 /一月02
1
PC133 SDRAM无缓冲DIMM
HYM72V64636B （L）的T8系列
引脚说明
针
CK0~CK3
CKE0 ， CKE1
/S0 ~ /S3
BA0 ， BA1
A0 ~ A12
/ RAS ， / CAS ， / WE
DQM0~DQM7
DQ0 DQ63
VCC
V
SS
SCL
SDA
SA0~2
WP
NC
引脚名称
时钟输入
时钟使能
芯片选择
SDRAM行地址
地址
行地址选通，列
地址选通，写使能
数据输入/输出面膜
数据输入/输出
电源（ 3.3V ）
地
SPD时钟输入
SPD数据输入/输出
SPD地址输入
写保护的SPD
无连接
描述
系统时钟输入。所有其它输入被登记到在SDRAM中
CLK的上升沿
控制内部时钟信号和去激活时， SDRAM的将其中
中断电状态，暂停或自刷新
启用或禁用除CK ， CKE和DQM所有输入
选择银行时/ RAS活性被激活
选择银行进行读/中/ CAS活动写
行地址： RA0 RA12 ，列地址： CA0 CA9
自动预充电标志： A10
/ RAS ， / CAS和/ WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩的输入数据在写入模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
地
串行存在检测时钟输入
串行存在检测数据输入/输出
串行存在检测地址输入
写保护的串行存在检测上的DIMM
无连接
修订版0.2 /一月02
2
PC133 SDRAM无缓冲DIMM
HYM72V64636B （L）的T8系列
串行存在检测
字节
数
BYTE0
BYTE1
BYTE2
BYTE3
BYTE4
BYTE5
BYTE6
BYTE7
BYTE8
BYTE9
BYTE10
BYTE11
BYTE12
BYTE13
BYTE14
BYTE15
BYTE16
BYTE17
BYTE18
BYTE19
BYTE20
BYTE21
BYTE22
BYTE23
BYTE24
BYTE25
BYTE26
BYTE27
BYTE28
BYTE29
BYTE30
BYTE31
BYTE32
BYTE33
BYTE34
BYTE35
BYTE36
~61
BYTE62
BYTE63
BYTE64
BYTE65
~71
功能
描述
会写入到模块的串行存储器字节数的
生产厂家
SPD内存设备的总字节＃
基本内存类型
＃排在本届大会地址
＃在这个大会列地址
＃模块银行对本届大会
本届大会的数据宽度
本届大会的数据宽度（续）
本届大会的电压接口标准
SDRAM的周期时间@ / CAS延时= 3
从时钟@访问时间/ CAS延时= 3
DIMM配置类型
刷新率/类型
主SDRAM宽度
错误检查SDRAM的宽度
最小时钟延迟背靠背随机列
地址
突发Lenth支持
＃银行对每个SDRAM器件
SDRAM的设备属性， / CAS Lataency
SDRAM的设备属性， / CS Lataency
SDRAM的设备属性， / WE Lataency
SDRAM模块属性
SDRAM的设备属性，一般
SDRAM的周期时间@ / CAS延时= 2
从时钟@访问时间/ CAS延时= 2
SDRAM的周期时间@ / CAS延时= 1
从时钟@访问时间/ CAS延时= 1
最小行预充电时间（TRP）
最小行主动向行主动延迟（ TRRD ）
最小/ RAS到/ CAS延迟（ tRCD的）
最小/ RAS脉冲宽度（ tRAS的）
模块库密度
命令和地址信号输入建立时间
命令和地址信号输入保持时间
数据信号输入建立时间
数据信号输入保持时间
超集信息（可能在将来使用）
SPD修订
校验和字节0 62
制造商JEDEC ID代码
.... JEDEC制造商ID代码
1.5ns
0.8ns
1.5ns
0.8ns
-
英特尔SPD 1.2B
-
海力士JEDED ID
未使用
海力士（韩国区）
HSA （美国区）
HSE （欧洲区）
HSJ （日本地区）
HSS（新加坡）
亚洲区
B8h
ADH
FFH
0*h
1*h
2*h
3*h
4*h
5*h
CL = 2,3
7.5ns
5.4ns
无
7.8125us
/自刷新支持
x8
无
TCCD = 1 CLK
1,2,4,8 ，全页
4银行
CL=2,3
06h
01h
01h
00h
0Eh
75h
54h
00h
00h
0Fh
0Fh
0Fh
2Dh
40h
1.5ns
0.8ns
1.5ns
0.8ns
15h
08h
15h
08h
00h
12h
3, 8
15h
08h
15h
08h
A0h
60h
00h
00h
14h
0Fh
14h
2Dh
功能
-K
128字节
256字节
SDRAM
13
10
2银行
64位
-
LVTTL
7.5ns
5.4ns
75h
54h
00h
82h
08h
00h
01h
8Fh
04h
06h
2
价值
-H
-K
80h
08h
04h
0Dh
0Ah
02h
40h
00h
01h
-H
记
1
75h
54h
/ CS延迟= 0
/ WE延迟= 0
无论是缓冲，也没有注册
+/- 10 ％的电压耐性的，突发读
写一个位，全部预充电，自动
预充电，早期RAS预充电
7.5ns
5.4ns
-
-
15ns
15ns
15ns
45ns
256MB
10ns
6ns
-
-
20ns
15ns
20ns
45ns
F9h
BYTE72
生产地点
11
修订版0.2 /一月02
5
