LTC2145-12/
LTC2144-12/LTC2143-12
应用信息
编程模式），或通过SCK（并行编程
模式）。注意，双数据速率CMOS不能选择
在并行编程模式。
全速率CMOS模式
在全速率CMOS模式下的数据输出（ D1_0到D1_11
和D2_0到D2_11 ） ，溢出（ OF2 ， OF1 ） ，并且数据
输出时钟（ CLKOUT
+
， CLKOUT
–
）具有CMOS输出
的水平。输出由OV供电
DD
和OGND这
从A / D转换芯电源线和地线隔离。 OV
DD
范围可以从1.1V到1.9V ，允许1.2V至1.8V的
CMOS逻辑输出。
为了获得良好的性能数字输出驱动器应
最小的容性负载。如果负载电容是大
比10pF的数字缓冲器应使用。
双倍数据速率CMOS模式
在双倍数据速率CMOS模式下，两个数据位是
复用并在每个数据引脚输出。这将减少
的数字线的数目由13 ，从而简化了
电路板布线，并减少输入引脚数
接收该数据所需的。数据输出（ D1_0_1 ，
D1_2_3, D1_4_5, D1_6_7, D1_8_9, D1_10_11, D2_0_1,
D2_2_3, D2_4_5, D2_6_7, D2_8_9, D2_10_11,
溢出（ OF2_1 ） ，并且将数据输出时钟（CLKOUT
+
,
CLKOUT
–
）具有CMOS输出电平。的输出是
本站由OV
DD
和OGND其从所述分离
A / D芯电源线和地线。 OV
DD
范围可以从1.1V
到1.9V ，允许通过1.8V CMOS逻辑输出1.2V 。
需要注意的是，溢出两个ADC通道被复
到OF2_1引脚。
为了获得良好的性能数字输出驱动器应
最小的容性负载。如果负载电容是大
比10pF的数字缓冲器应使用。
当在上面的采样率，采用双倍数据速率CMOS
100MSPS的SNR可能会略有降低，大约0.1分贝到
0.3分贝取决于负载电容和电路板布局。
双倍数据速率LVDS模式
在双倍数据速率LVDS模式下，两个数据位是
多路输出的每个差分输出上
对。还有每个ADC通道6 LVDS输出的双
(D1_0_1
+
/D1_0_1
–
通过D1_10_11
+
/D1_10_11
–
和
D2_0_1
+
/D2_0_1
–
通过D2_10_11
+
/D2_10_11
–
）的
数字输出数据。溢出（ OF2_1
+
/OF2_1
–
）及
数据输出时钟（ CLKOUT
+
/ CLKOUT
–
）每个人都有一个LVDS
输出对。需要注意的是，溢出两个ADC通道
被复用到OF2_1
+
/OF2_1
–
输出对。
默认情况下，输出为标准的LVDS电平： 3.5毫安
输出电流和1.25V的输出共模电压
年龄。外部100Ω差分端接电阻
需要为每个LVDS输出对。终止
电阻应尽可能靠近尽可能地
LVDS接收器。
输出由OV供电
DD
和OGND这是
分离出来自A / D转换芯电源线和地线。在LVDS
模式， OV
DD
必须是1.8V 。
可编程LVDS输出电流
在LVDS模式下，默认的输出驱动电流为3.5毫安。
此电流可通过串行编程模式中调整
控制寄存器A3 。可目前的水平1.75毫安，
2.1毫安， 2.5毫安， 3毫安， 3.5毫安， 4mA到4.5毫安。
可选的LVDS驱动器内部端接
在只使用一个外部100Ω端接大多数情况下，
电阻可提供优良的LVDS信号完整性。此外
化，可选的内部100Ω终端电阻可以
通过串行编程模式控制寄存器使能
A3 。内部端接有助于吸收任何反射
造成不完善终止在接收机。当
内部终端被激活，输出驱动电流
被加倍以保持相同的输出电压摆动。
溢流位
溢出输出位输出为逻辑高时，模拟
输入可以是overranged或underranged 。溢出
位具有相同的流水线延时的数据比特。在全
速率CMOS模式下每个ADC通道都有自己的溢
销（ OF1为信道1 ， OF2为信道2）。在DDR CMOS
或DDR LVDS模式下，溢出两个ADC通道
被复用到OF2_1输出。
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