R
XC5200系列现场可编程门阵列
配置时机
这七个配置模式进行了详细的讨论
本节。定时特定网络连接的阳离子也包括在内。
有0.5的CCLK周期，内部延迟哪
也就是说DOUT在下降CCLK边缘的变化，以及
在菊花链中下一个的FPGA接受的子数据
序贯上升CCLK边缘。
图28
显示了一个完整的主/从系统。一
在从串模式XC5200系列器件应CON
连接的在左起第三个设备，如图所示。
从串行模式通过对模式引脚<111>
（ M2 ， M1 ， M0 ） 。从串模式为默认模式，如果模式
引脚悬空，因为他们有弱上拉电阻
在CON组fi guration器。
从串模式
在从串行模式下，外部信号驱动CCLK
在FPGA的输入。串行配置必须流
可在领先的FPGA短的DIN输入
每个上升CCLK上升沿之前设置时间。
领先的FPGA则呈现前导数据和所有
数据溢出的含铅设备上的DOUT引脚。
注意：
M2，M1 ， M0可以短
如果不习惯，因为我对地/ O
注意：
M2，M1 ， M0可以短
到VCC如果没有用作I / O
VCC
N / C
3.3 K
3.3 K
3.3 K
3.3 K
N / C
DOUT
XC5200
主
串行
CCLK
DIN
VCC
XC1700E
4.7 K
CLK
数据
VPP
+5 V
M0 M1
M2
DIN
CCLK
斯巴达，
XC4000E/EX,
XC5200
SLAVE
节目
DONE
DOUT
3.3 K
3.3 K
M0 M1
M2
M0 M1 PWRDN
M2
DIN
CCLK
XC3100A
SLAVE
DOUT
节目
DONE
最不发达国家
INIT
首席执行官
CE
RESET / OE
（低复位选项一起使用）
INIT
RESET
D / P
INIT
节目
X9003_01
图28 ：主/从串行模式电路图
DIN
1 T
DCC
CCLK
n位
2 T
CCD
位n + 1
5 T
CCL
4 T
CCH
DOUT
（输出）
位n - 1
3 T
CCO
n位
X5379
CCLK
描述
DIN安装
DIN举行
DIN到DOUT
高时间
低电平时间
频率
1
2
3
4
5
符号
T
DCC
T
CCD
T
CCO
T
CCH
T
CCL
F
CC
民
20
0
45
45
最大
30
10
单位
ns
ns
ns
ns
ns
兆赫
注意：
配置必须延迟，直到所有的菊花链的FPGA的INIT引脚为高。
图29 ：从串行编程模式开关特性
7-114
1998年11月5日（版本5.2 ）
