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K7I643682M
K7I641882M
2Mx36 & 4Mx18 CIO DDRII SRAM B2
2Mx36位， 4Mx18位CIO DDRII SRAM B2
特点
1.8V + 0.1V / -0.1V电源。
DLL电路的宽输出数据有效窗口和未来
freguency缩放。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
流水线式，双数据速率操作。
常见的数据输入/输出总线。
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时写晚。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了2位的突发读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
两个回波时钟（ CQ和CQ） ，以提高输出数据
可追溯性。
单地址总线。
字节写入功能。
简单的深度扩展，没有数据争用。
可编程输出阻抗。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15球FBGA阿雷）与15x17mm的机身尺寸
&无铅
组织。
部分
数
K7I643682M-F(E)C(I)30
X36
K7I643682M-F(E)C(I)25
K7I643682M-F(E)C(I)20
K7I643682M-F(E)C(I)16
K7I641882M-F(E)C(I)30
X18
K7I641882M-F(E)C(I)25
K7I641882M-F(E)C(I)20
K7I641882M-F(E)C(I)16
周期
时间
3.3
4.0
5.0
6.0
3.3
4.0
5.0
6.0
ACCESS
单位
时间
0.45
0.45
0.45
0.50
0.45
0.45
0.45
0.50
ns
ns
ns
ns
ns
ns
ns
ns
* E ：无铅封装
* I：工业级温度
功能框图
36 （或18 ）
数据
REG
36 （或18 ）
20
（或21 ）
写/读DECODE
写入驱动器
输出选择
LD
读/写
BW
X
4 （或2）
CTRL
逻辑
2Mx36
(4Mx18)
内存
ARRAY
36
（或18 ）
72
（或36 ）
输出驱动器
地址
A0
检测放大器
输出REG
20 （或21 ）
REG ADD
＆放大器;
BURST
逻辑
36 （或18 ）
DQ
CQ ， CQ
K
K
C
C
（回波时钟输出）
CLK
根
选择输出控制
注意事项：
1.数字在（）内为×18的设备。
DDRII SRAM和双数据速率包括由赛普拉斯，瑞萨， IDT ， NEC和三星的技术开发产品家族的新成员。
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2005年08月
1.0版
