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K7D163674B
K7D161874B
总线周期状态图
512Kx36 & 1Mx18 SRAM
负载
新地址
,
B
2
B
3
,B
3
B
1
B
2
,B
3
B
1
B
2
,B
B
2
B
1
B
1
3
读
SDR
写
SDR
读
DDR
写
DDR
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
B
1
, B
2
增量
地址
B
1
, B
2
增量
地址
B
1
, B
2
B
1
, B
2
增量
地址
增量
地址
B
1
, B
2
B
1
, B
2
动力
UP
无操作
记
:
1.状态转换; B
1
= （加载地址） ，B
1
= （增量地址，继续）
B
2
= （读） ，B
2
= （写）
B
3
= （单倍数据速率） ，B
3
= （双数据速率）
B
1
, B
2
B
1
, B
2
-7-
版本1.1
2005年1月
