IDT79R4700
容性负载降额系数- R4700
参数
负载减额
符号
C
LD
—
R4700 80MHz的
民
2
最大
—
R4700 100MHz的
民
2
最大
—
R4700 133MHz的
民
2
最大
单位
ns/25pF
AC电气特性 - RV4700
(V
CC
=3.3V
±
5%; T
例
= 0°C至+ 85°C ）
时钟参数
参数
MasterClock高
MasterClock低
MasterClock频率
1
MasterClock期
时钟抖动的MasterClock
时钟抖动的MasterOut ，
SYNCOUT ， TCLOCK ， RClock
MasterClock上升时间
MasterClock下降时间
ModeClock期
SYNCOUT到SYNCIN延迟
1.
2.
符号
t
MCHIGH
t
MCLOW
—
TEST
条件
RV4700
100MHz
民
—
—
50
40
±250
±500
5
5
256*t
MCP
2*t
MCP
最大
RV4700
133MHz
民
3
3
25
15
—
—
—
—
—
—
最大
—
—
67
40
±250
±500
4
4
256*t
MCP
2*t
MCP
RV4700
150MHz
民
3
3
25
13.3
—
—
—
—
—
—
最大
—
—
75
40
±250
±500
3.5
3.5
256*t
MCP
2*t
MCP
单位
ns
ns
兆赫
ns
ps
ps
ns
ns
ns
ns
过渡
≤
t
MCRise /秋季
4
过渡
≤
t
MCRise /秋季
4
—
—
—
—
—
—
—
—
25
20
—
—
—
—
—
—
t
MCP
t
JitterIn2
t
JitterOut2
t
MCRise2
t
MCFall2
t
ModeCKP
t
SYNC2 ， 3
典型的整数指令结构，缓存命中率。
通过设计保证。
3.
在SYNCIN信号的上升和下降时间必须与MasterClock ，以避免引入额外的时钟偏差。
参数
MasterClock高
MasterClock低
MasterClock频率
2
MasterClock期
时钟抖动的MasterClock
时钟抖动的MasterOut ，
SYNCOUT ， TCLOCK ， RClock
MasterClock上升时间
MasterClock下降时间
ModeClock期
SYNCOUT到SYNCIN延迟
1.
2.
典型的整数指令
符号
t
MCHIGH
t
MCLOW
—
测试条件
过渡
≤
t
MCRise /秋季
过渡
≤
t
MCRise /秋季
—
—
—
—
—
—
—
—
3
3
25
11.4
—
—
—
—
—
—
RV4700
175MHz
1
民
—
—
87.5
40
±250
±500
3.5
3.5
256*t
MCP
2*t
MCP
最大
3
3
25
10
—
—
—
—
—
—
RV4700
200MHz
1
民
—
—
100
40
±250
±500
3.5
3.5
256*t
MCP
2*t
MCP
最大
单位
ns
ns
兆赫
ns
ps
ps
ns
ns
ns
—
t
MCP
t
JitterIn3
t
JitterOu3
t
MCRise3
t
MCFall3
t
ModeCKP
t
同步3,4
在R4700的操作，才能保证启用了锁相环。
混合和高速缓存命中率。
3.
通过设计保证。
4.
在SYNCIN信号的上升和下降时间必须与MasterClock ，以避免引入额外的时钟偏差。
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2001年4月10日
