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初步
集成
电路
系统公司
下面的组件封装在此布局中使用
例如：所有的电阻和电容的大小为0603 。
ICS84314-02
700MH
Z
, C
RYSTAL
-
TO
-3.3V / 2.5V LVPECL
F
Characteristic低频
S
YNTHESIZER W
/F
ANOUT
B
UFFER
用50Ω传输线TL1和TL2的痕迹
在FOUT和nFOUT应该有平等的延迟，
运行彼此相邻。避免尖锐角上
时钟走线。锐角变成导致characteris-
抽动阻抗改变对传输线。
保持时钟走线在同一层上。每当POS-
sible ，避免对时钟走线的任何通路。任何通过上
迹可影响跟踪特性阻抗和
因此，降低了信号质量。
为了防止串扰，避免路由等信号线
与时钟迹线平行。如果平行运行轨迹
是不可避免的，让时钟之间更多的空间
跟踪和其它信号轨迹。
确保没有其他信号跟踪路由之间的
时钟走线对。
匹配的终端电阻器R1，R2 ，R3和R4
应尽可能靠近接收器的输入引脚
可能。其他终端方案也可以使用，但
在本实施例中未示出。
P
OWER和
G
四舍五入
放置去耦电容C14和C15尽可能靠近
可以将电源引脚。如果空间允许，放置
去耦电容的元件侧首选。这
可以降低去耦之间的不希望的电感钙
pacitor并且通过所产生的电力管脚。
在去耦最大化功率（地）的焊盘尺寸
电容。提高电源之间的通孔的数量（接地）
和焊盘。这可以减少之间的电感
电源（地）面和分量功率（接地）插脚。
如果V
CCA
分享与V相同的电源
CC
，将RC
过滤R7 ，C11，和C16之间。把这个RC滤波器尽量靠近
于V
CCA
成为可能。
C
LOCK
T
种族和
T
发芽
该元件的布局，位置和方向应
被布置，以达到最佳的时钟信号的质量。可怜的时钟
信号质量可能会降低系统的性能或引起
系统故障。在同步高速数字系统中，
该时钟信号为耐受性更差，以比其它信号质量差
信号。在上升沿或下降沿或任何过多的振铃
环回会导致系统故障。轨迹形状和
跟踪延迟可能由在可用空间受到限制
板和组件的位置。而路由的痕迹，
时钟信号走线应首先路由，并应锁定
前路由等信号线。
C
RYSTAL
晶体X1应尽可能靠近尽可能地
引脚25 （ XTAL_IN ）和26 （ XTAL_OUT ） 。走线长度BE-
吐温在X1和U1应保持在最低限度，以避免
不想要的寄生电感和电容。其它显
最终痕迹不应该被附近的晶体痕迹路由。
F
IGURE
6B 。 PCB B
OARD
L
AYOUT FOR
ICS84314-02
84314AY-02
www.icst.com/products/hiperclocks.html
13
REV 。 B 2005年11月17日
