ICS670-04
L
OW
P
HASE
N
OISE
, Z
ERO
D
ELAY
B
UFFER和
M
ULTIPLIER
引脚分配
VDD
VDD
VDD
CLK2
OE2
FBCLK
OE1
FBIN
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
GND
GND
GND
S0
S1
S2
S3
ICLK
倍频器选择表
S3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
S2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CLK2 （和FBCLK ）
低（掉电
整个芯片）
输入x1.333
输入5233
输入X1.5
输入x3.333
输入x2.50
输入X4
输入X1
输入x2.333
输入x2.666
输入X12
输入X3
输入X10
输入X5
输入X8
输入X2
输入范围（MHz ）
—
18 - 157.5
5 - 35
16.67 - 140
7.5 - 63
10 - 84
6 - 52.5
25 - 210
11 - 90
10 - 78.75
5 - 17.5
8 - 70
5 - 21
6 - 42
5 - 26.25
12 - 105
引脚说明
针
数
1-3
4
5
6
7
8
9
10
11
12
13
14 - 16
针
名字
VDD
CLK2
OE2
FBCLK
OE1
FBIN
ICLK
S3
S2
S1
S0
GND
针
TYPE
输入
引脚说明
电源。连接这两个引脚连接到相同的电压（ 3.3V或5V） 。
从VCO输出的输出时钟。输出频率等于输入频率的倍
乘数。
输入
时钟输出低电平时启用2.三态时钟2输出。
从VCO输出的输出时钟。输出频率等于输入频率的倍
乘数。
输入
输入
输入
输入
输入
输入
输入
动力
时钟输出低电平时启用1.三态反馈时钟输出。
反馈时钟输入。
时钟输入。连接到一个5 - 210 MHz的时钟。
乘数选择引脚3.确定每个输出表中。内部上拉。
乘数选择引脚2.确定每个输出表中。内部上拉。
乘数选择引脚1确定每个输出表中。内部上拉。
乘数选择引脚0确定每个输出表中。内部上拉。
连接到地面。
MDS 670-04 B
集成的次区域协调IT系统
l
2
525镭CE圣REET ，加利福尼亚州圣何塞， 9512 6
l
修订版011905
电话：（ 408 ） 29 7-120 1
l
W W瓦特I C S T 。 C 0米
