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ADC081500
1.0功能描述
特征
SDR和DDR时钟
（续）
表1.特性和模式
正常控制模式
扩展控制模式
与在DE位选择
配置寄存器
与在DCP位选择
配置寄存器。看
部分
1.4寄存器描述
与在OE位选中
配置寄存器
与OV位（ 9 ）在选定的
配置寄存器
短暂的延迟而已。
高达512步调整过
标称范围为560 mV至840 mV的。
通过寄存器3H选中。
与4脚选定
DDR时钟相位
SDR的数据转换与上升或
DCLK下降边缘
LVDS输出电平
上电延时校准
满量程范围
不可选（ 0阶段只）
与4脚选定
与引脚3中选择
延迟选择与销127
选项（ 650毫伏
P-P
或870毫伏
P-P
)
与14引脚选择。
不可能
输入失调调整
±
在512步45 mV的调整
通过寄存器2H 。
这是要被写入到最后16位的数据写入
到寻址寄存器。不同的地址
寄存器示于
表3中。
请参考寄存器说明（第1.4节）的信息
化上的数据将被写入到所述寄存器。
后续的寄存器访问，可以被立即执行
ately ，从第33个SCLK 。这意味着，在SCS
输入没有被解除断言，并再次置
之间的寄存器地址。它是可能的，尽管未REC-
ommended ，保持SCS输入永久启用（在
使用扩展器时为逻辑低电平） 。
重要注意事项：
该串行接口应该不会
校准ADC时使用。这样做将损害
该装置的性能，直到它被重新标定正确。
编程串行寄存器也会降低动态
ADC的对寄存器的时间性能
访问时间。
表3.注册地址
扩展控制模式的默认状态设置在
上电复位（内部由该装置执行的），并且是
所示
表2中。
表2.扩展控制模式操作（引脚14
浮动）
特征
SDR和DDR时钟
DDR时钟相位
LVDS输出幅度
延迟校准
满量程范围
输入失调调整
扩展控制模式
默认状态
DDR时钟
与DCLK数据的变化
边缘（ 0相）
正常幅度
（ 710毫伏
P-P
)
短延时
700 mV的名义
不调整
1.3串行接口
3引脚串行接口时，才会启用时，该设备是
在扩展控制模式。此接口的引脚
串行时钟（ SCLK ） ，串行数据（ SDATA ）和串行接口
面对芯片选择（ SCS ）三只写寄存器存取权限
sible通过该串行接口。
SCS ：
这个信号被拉低，同时访问
寄存器通过串行接口。建立和保持时间
相对于所述SCLK必须遵守。
SCLK ：
串行数据输入端接受的上升沿
这个信号。
SDATA ：
每个寄存器的访问需要特定的32位巳
燕鸥在此输入。该模式由一个头的，注册
地址寄存器值。将数据移入MSB在前。
建立和保持时间相对于所述SCLK必须
观察到。请参见时序图。
每个寄存器访问由32位组成，如图
科幻gure
5
的时序图。固定头图案是0000
0000 0001 （ 11零后一1） 。加载
顺序是这样的，一个"0"先加载。这12位形成
的报头。接下来的4位是寄存器的地址
19
4位地址
加载顺序：
A3 H0后加载，加载A0最后
A3
0
0
0
0
0
0
0
0
1
1
1
1
A2
0
0
0
0
1
1
1
1
0
0
0
0
A1
0
0
1
1
0
0
1
1
0
0
1
1
A0
0
1
0
1
0
1
0
1
0
1
0
1
（十六进制）
0h
1h
2h
3h
4h
5h
6h
7h
8h
9h
Ah
Bh
来寻址
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CON组fi guration
输入失调
输入满量程
电压调整
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