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ADC081500
转换器电气特性
（续）
以下规格校准V后申请
A
= V
DR
= +1.9V
DC
， OUTV = 1.9V ，V
IN
（交流耦合）满量程=
差分870mV
P-P
, C
L
= 10 pF的，差（AC耦合）正弦波输入时钟，女
CLK
= 1.5 GHz的在0.5V
P-P
用50％的占空
周期，V
BG
=浮动，正常控制模式，单倍数据速率模式下，R
EXT
= 3300
±
0.1 ％ ，模拟信号源阻抗
= 100Ω差分。
黑体字限额适用于对于T
A
= T
民
给T
最大
。所有其他限制牛逼
A
= 25℃ ，除非另有说明。 （注6 ，
7)
符号
参数
条件
典型
（注8）
范围
（注8）
20
80
133
133
45
55
单位
（限量）
％ （分钟）
％（最大值）
PS （分钟）
PS （分钟）
％ （分钟）
％（最大值）
ps
ps
ns
4
250
250
时钟周期
（分钟）
ps
ps
AC电气特性
输入时钟的占空比
t
CL
t
CH
输入时钟低电平时间
输入时钟高电平时间
DCLK占空比
t
RS
t
RH
t
SD
t
乡郊小工程
t
汉莎技术公司
t
HLT
复位设置时间
复位保持时间
Syncronizing边到DCLK
输出延迟
复位脉冲宽度
差分低到高
转换时间
鉴别高至低
转换时间
DCLK到数据输出偏斜
数据DCLK建立时间
DCLK到数据保持时间
采样（光圈）延迟
孔径抖动
输入时钟到数据输出
延迟（除了管道
延迟）
流水线延迟（延迟）
（注释11 ， 14 ）
超范围恢复时间
t
WU
f
SCLK
t
SSU
t
SH
PD低到额定精度
转换器（唤醒时间）
串行时钟频率
数据为串行时钟设置
时间
数据为串行时钟保持时间
串行时钟低电平时间
串行时钟高电平时间
t
CAL
t
CAL_L
t
CAL_H
校准周期时间
CAL引脚低电平时间
CAL引脚高电平时间
SEE
图9
（注11 ）
SEE
图9
（注11 ）
1.4 x 10
5
200兆赫
≤
输入时钟频率
≤
1.5千兆赫（注12 ）
（注11 ）
（注11 ）
（注11 ）
（注11 ）
（注11 ）
f
CLKIN
= 1.5 GHz的
f
CLKIN
= 200兆赫
（注11 ）
10 ％至90％ ，C
L
= 2.5 pF的
10 ％至90％ ，C
L
= 2.5 pF的
50％的DCLK过渡至50％的
数据转换， SDR模式
和DDR模式， 0 DCLK （注11 ）
DDR模式下， DCLK 90 （注11 ）
DDR模式下， DCLK 90 （注11 ）
输入CLK +秋天来收购
数据
50
333
333
50
150
250
3.53
3.85
t
OSK
t
SU
t
H
t
AD
t
AJ
t
OD
±
50
1
1
1.3
0.4
ps的（最大）
ns
ns
ns
ps的均方根
ns
13
14
输入时钟
周期
输入时钟
周期
ns
兆赫
NS （分钟）
NS （分钟）
4
4
NS （分钟）
NS （分钟）
时钟周期
80
80
时钟周期
（分钟）
时钟周期
（分钟）
50％的输入时钟过渡到50 ％
数据过渡
输出
DD输出
差V
IN
从步骤
±
1.2V至
0V得到准确的转换
3.1
1
500
（注11 ）
（注11 ）
（注11 ）
100
2.5
1
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10
