位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1255页 > ADC081500CIYB > ADC081500CIYB PDF资料 > ADC081500CIYB PDF资料1第5页
ADC081500
引脚说明和等效电路
引脚功能
PIN号
104
105
106
107
111
112
113
114
115
116
117
118
122
123
124
125
符号
Dd7
Dd7+
Dd6
Dd6+
Dd5
Dd5+
Dd4
Dd4+
Dd3
Dd3+
Dd2
Dd2+
Dd1
Dd1+
Dd0
Dd0
等效电路
（续）
描述
这是一个CLK周期推迟了LVDS数据输出
输出多路分解器。用D输出相比，这些
输出代表了较早的时间样本。这些输出
应始终端接一个100Ω差分电阻。
79
80
OR +
或 -
超出范围的输出。差分高，这些引脚
表示该差分输入超出范围（外
范围
±
325 mV或
±
435毫伏如由FSR销定义）。
82
81
DCLK +
DCLK-
差分时钟输出用于锁存输出数据。
延迟和非延迟的数据输出被提供
同步的这个信号。这个信号是在1/2的输入时钟
率SDR模式，并在1/4的输入时钟速率的DDR
模式。在DCLK输出是不活跃的校准过程
周期。
2, 5, 8,
13, 16,
17, 20,
25, 28,
33, 128
40, 51
,62, 73,
88, 99,
110, 121
1, 6, 9,
12, 21,
24, 27,
41
42, 53,
64, 74,
87, 97,
108, 119
V
A
模拟电源引脚。绕过这些引脚接地。
V
DR
输出驱动器的电源引脚。绕过这些引脚DR
GND 。
GND
接地回路V
A
.
DR GND
接地回路V
DR
.
5
www.national.com
