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表2 ：环路带宽设置选项
BW
因素
282.9kHz
25.72kHz
BW 0.2 UI抖动
调制
指数
1.41MHz
129kHz
RCP1
CCP3
CCP1
CCP2
异步
同步
A
B
开放
50
开放
1.0
1.0
5.6
1.0
5.6
60ms
340ms
1.25s
11.0s
GS1522
8.锁相
9.输入抖动指标（ IJI ）
锁相电路用于确定所述相
锁定状态。它是通过产生一个正交完成
通过延迟同相时钟由166ps （ 0.25UI在时钟
的1.5GHz ）与0.05UI的耐受性。同相时钟
其下降沿对齐数据的时钟
过渡。当PLL被锁定时，在 - 的下降沿
相位时钟对准数据的边缘，如图中
图20.在正交时钟处于逻辑高状态
输入数据转变的附近。正交时钟是
取样，并用该数据的正边沿锁存
转场。所产生的信号被低通滤波的带
RC网络。所述R是一个片6.67kΩ电阻和C
PL
is
内部电容（ 31pF ） 。的时间常数大约是
200ns.
相位校准
EDGE
RE-时序
EDGE
此信号指示过度抖动量哪些
发生超出正交时钟窗口（大于
0.5UI,
见图19） 。
所有的输入数据的转换
正交时钟窗外正在发生
捕获并中提到的由低通滤波器滤波的
第8条，锁相。运行时间平均的
的转换的正交时钟内比和
正交外面可在PLCAP / PLCAP
销（ 87和85）。 IJI ，它是缓冲的信号可
在PLCAP ，提供了一种使装不影响
滤波电路。在IJI信号被引用与
电源，使得V因子
IJI
/V
CC
是一个恒定的
对于给定的输入抖动处理和电源
调制。该IJI信号具有10kΩ的输出阻抗。
图21显示了IJI信号的配合关系
相对于所述正弦波调制的输入抖动。
表3 ： IJI电压为正弦抖动的功能
同相时钟
P-P正弦波抖动UI
0.8UI
IJI电压
4.75
4.75
4.75
4.70
4.60
4.50
4.40
4.30
4.20
4.10
3.95
0.00
0.15
输入时钟
其抖动
0.30
0.25UI
0.39
0.45
QUADERATURE
时钟
0.48
0.52
0.55
PLCAP信号
0.58
0.60
PLCAP信号
0.63
图。 20 PLL电路原理
如果该信号没有被锁定时，数据转换相可以
是相对于所述内部时钟或任何地方
正交时钟。在这种情况下，正规化滤
在正交时钟的样品是0.5。当VCO被锁定
到输入数据，数据将只进行采样正交
时钟时为逻辑高电平。归一化的过滤样品
正交时钟是1.0。我们选择了0.66的阈值
产生相位锁定的信号。因为阈值是
小于1，它允许之前的抖动大于0.5UI
锁相电路把它读成“不是相位锁定” 。
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