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第1章：增强型配置器件（ EPC4 ， EPC8和EPC16 ）数据表
功能说明
的结构单元的功能是传输解压缩数据到FPGA ，
根据不同的配置方案。增强型配置器件支持
四个并发配置模式，与
n
= 1， 2，4，或8 （其中
n
是数
这是每个发送的位
DCLK
周期上
数据[N ]
线）。值
n
= 1对应
传统的PS配置方案。值
n
= 2 ，4和8分别对应于
2 ，4或8个不同的PS配置链，并发配置分别。
此外， FPGA能够在FPP模式，其中8位被配置
数据
是
主频为每FPGA
DCLK
周期。根据不同的配置总线宽度（ n）的
该电路转移未压缩配置数据有效
数据[N ]
销。未使用
数据[ ]
引脚驱动为低电平。
除了发送配置数据到FPGA中，构成电路
还负责配置暂停时没有足够的数据
可用于传输。发生这种情况时，闪光灯读取带宽低于
配置写入带宽。配置是通过停止暂停
DCLK
to
在FPGA中，在等待数据时，必须从闪光灯或用于数据要读
解压缩。这种技术被称为“暂停
DCLK “ 。
增强型配置器件闪存存储器配备了90纳秒访问时间
（大约10兆赫） 。因此，闪存读带宽被限制为约160
兆比特每秒（ Mbps）的（ 16位闪存数据总线，
DQ []
在10兆赫） 。然而，该
通过Altera的FPGA支持的配置速度更高，并转化为
高配置的写入带宽。例如， 100兆赫的Stratix FPP
配置需要的数据在800 Mbps的（8位的速率
数据[ ]
总线在100MHz ） 。
这是比160 Mbps的闪速存储器可支持高得多的，并且是
限制了配置的时间因素。压缩增加有效闪光读
带宽作为配置数据相同数量的占用较少空间，在闪光
压缩后存储。自的Stratix配置数据压缩比是
约2 ，有效读取带宽加倍至约320 Mbps的。
最后，配置控制器还配置过程中管理的错误。一
CONF_DONE
当对FPGA不解除断言发生错误的
CONF_DONE
信号
在64
DCLK
配置数据的最后比特之后的周期进行发送。当一个
CONF_DONE
被检测到错误时，控制器脉冲的
OE
线低，这拉
的nSTATUS
低，触发另一个配置周期。
在FPGA检测到损坏的时候循环冗余校验（CRC ）错误发生
配置数据。这种损坏可能是对噪声耦合的结果
板等上的配置的信号差的信号完整性。当这个错误是
由FPGA信号（通过驱动
的nSTATUS
线为低电平）时，控制器停止
配置。如果自动重启后配置错误选项中启用
FPGA ，它释放了
的nSTATUS
后复位超时周期和控制器信号
尝试重新配置的FPGA 。
后FPGA配置过程完成时，控制器驱动
DCLK
低，
该
数据[ ]
销高。此外，控制器三态其内部接口
快闪记忆体，使闪光灯的地址和控制的内部弱上拉
线，并且使总线保持电路的闪光数据线等。
以下各节简要介绍支持不同的配置方案
通过增强配置器件： FPP ， PS和并发配置。
f
有关使用这些方案来配置您的Altera FPGA的详细信息，
是指在适当的FPGA系列章
配置手册。
配置手册（全两卷集）
2009年12月Altera公司
