修订版5.1
体系结构概述
表2-1 。 SC3200内存控制器寄存器汇总
GX_BASE +
内存偏移
8400h-8403h
8404h-8407h
8408h-840Bh
840Ch-840Fh
8414h-8417h
8418h-841Bh
841Ch-841Fh
宽度
（比特）
32
32
32
32
32
32
32
TYPE
读/写
读/写
读/写
读/写
读/写
读/写
读/写
名称/功能
MC_MEM_CNTRL1.
内存控制器控制寄存器1
MC_MEM_CNTRL2.
内存控制器控制寄存器2
MC_BANK_CFG 。
内存控制器配置银行
MC_SYNC_TIM1.
内存控制器同步时序
注册1
MC_GBASE_ADD 。
内存控制器的图形库
地址寄存器
MC_DR_ADD 。
内存控制器脏RAM地址
注册
MC_DR_ACC 。
内存控制器脏RAM访问
注册
复位值
248C0040h
00000801h
41104110h
2A733225h
00000000h
00000000h
0000000xh
表2-2 。 SC3200内存控制器寄存器
位
描述
MC_MEM_CNTRL1 （R / W）的
复位值： 248C0040h
GX_BASE + 8400H - 8403h
31:30
29
28:27
26
25:24
23:22
21
20:18
MDCTL （ MD [ 63 ： 0 ]
驱动强度） 。 11是最强的， 00是最弱的。
RSVD （保留）
写为0 。
MABACTL （ MA [ 12 ： 0 ]
和BA [1：0 ]驱动强度） 。 11是最强的， 00是最弱的。
RSVD （保留） 。
写为0 。
MEMCTL （ RASA ＃ ，
CASA ＃ ， WEA ＃ ， CS [1：0 ]＃ ， CKEA ， DQM [7：0 ]驱动强度） 。 11是最强的， 00是最弱的。
RSVD （保留） 。
写为0 。
RSVD （保留） 。
必须设定为在X总线x_data 0等待状态在读周期 - 用于仅调试。
SDCLKRATE （ SDRAM时钟比率） 。
选择SDRAM的时钟比。
000：保留
001: ÷ 2
010: ÷ 2.5
011 ： 3 ÷ （默认）
100: ÷ 3.5
101: ÷ 4
110: ÷ 4.5
111: ÷ 5
比不采取直至SDCLKSTRT位（该寄存器的位17 ），电压从0到1的效果。
17
SDCLKSTRT （开始SDCLK ） 。
使用新的比例和位移值（在此位稳压的[ 20:18 ]中选择启动操作系统SDCLK
存器） 。
0 ：清除。
1 ：启用。
该位必须为零（写入零）到1 （写入1 ） ，以便开始SDCLK或改变位移值转换。
16:8
7:6
RFSHRATE （刷新间隔） 。
此字段确定刷新之间的乘以64的处理器核心时钟数
循环到DRAM 。默认情况下，刷新间隔为00h 。刷新默认情况下处于关闭状态。
RFSHSTAG （刷新交错） 。
这个字段确定RFSH命令间的时钟数的每一个的
在刷新周期四家银行：
00 ： 0 SDRAM时钟
01 ： 1的SDRAM时钟（默认）
10：2的SDRAM时钟
11：4的SDRAM时钟
令人咋舌的是用来帮助减少刷新过程中的功率峰值爽口的一家银行的时间。如果只安装了一个银行，
此字段必须写成00 。
5
2CLKADDR （两个时钟地址设置） 。
断言的内存地址为一个额外的时钟前CS ＃为有效。
0 ：禁用。
1 ：启用。
这可以被用来补偿地址设置在高频率和/或高载荷。
18
AMD的Geode SC3200处理器数据手册
