ESSI0 / ESSI1时间
表2-19 。
号
451
452
453
454
455
456
457
458
459
460
461
462
注意事项：
ESSI计时，在100兆赫（续）
符号
—
—
—
—
—
—
—
—
—
—
—
—
特征
1, 2, 3
TXC上升沿FST出（ WL ）低
TXC上升沿到数据输出从高阻抗使
TXC上升沿发送0驱动器启用断言
TXC上升沿到数据输出有效
TXC上升沿到数据输出高阻抗
7
TXC上升沿发送0驱动器允许的无效
7
FST输入（ BL ， WR ） TXC下降沿之前建立时间
6
FST输入（ WL ）将数据从高阻抗使
FST输入（ WL ）到变送器0驱动器启用断言
FST输入（ WL ） TXC下降沿之前建立时间
后TXC下降沿FST输入保持时间
旗后输出TXC上升沿有效
1.
2.
表达
—
—
—
35 + 0.5
×
T
C
—
—
—
—
—
—
—
—
民
—
—
—
—
—
—
—
—
—
—
—
—
2.0
21.0
—
—
2.0
21.0
4.0
0.0
—
—
最大
31.0
17.0
31.0
17.0
34.0
20.0
40.0
21.0
31.0
16.0
34.0
20.0
—
—
27.0
31.0
—
—
—
—
32.0
18.0
条件
化
4
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
—
—
X CK
我完蛋
X CK
我完蛋
X CK
我完蛋
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
3.
4.
5.
6.
7.
V
CCQL
= 2.5 V
±
0.25 V ;牛逼
J
=
40 ° C至+100°C ，C
L
= 50 pF的
我完蛋=内部时钟
X CK =外部时钟
我完蛋A =内部时钟，异步模式
（异步意味着TXC和RXC是两个不同的时钟）
我完蛋S =内部时钟同步模式
（同步意味着TXC和RXC是相同的时钟）
BL =位长度
WL =字长
=字长相对WR
台湾晶技（ SCK引脚） =发送时钟
RXC （ SC0或SCK引脚） =接收时钟
FST （ SC2引脚） =发送帧同步
FSR （ SC1或SC2引脚）接收帧同步
为内部时钟，外部时钟周期由Icyc和ESSI控制寄存器定义。
字相帧同步相对于时钟信号的波形进行操作的方式相同的比特长度的帧同步信号
波形，但它从一个串行时钟扩散之前第一个位时钟（同位长帧同步信号） ，直到1
前帧中的第一个字的最后一个比特时钟。
周期性采样，百分之不是100测试
DSP56L307技术数据，版本6
飞思卡尔半导体公司
2-39
