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FullFlex
FullFlex
TM
同步SDR
双端口SRAM
FullFlex
SDR同步双端口SRAM
特点
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功能说明
该FullFlex 双端口SRAM系列包括2兆位， 9 - Mbit的，
18 - Mb和36 - Mbit的同步，真正的双端口静态RAM
这是高速度，低功耗的1.8 V或1.5 V CMOS 。两个端口
设置，可同时实现访问阵列。
同时访问某个位置的触发确定接入
控制权。对于FullFlex72这些端口与独立运作
72位总线宽度和每个端口独立地为配置
2流水线阶段。每个端口还被配置为工作在
流水线或流经模式。
先进功能包括以下内容：
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真双端口存储器允许同时访问
从每个端口共享阵列
同步流水线操作单数据速率（ SDR）的
在每个端口上运行
在200兆赫的SDR接口
高达28.8 GB / s的带宽（ 200 MHz的× 72位× 2个端口）
可选流水线或流通模式
1.5 V或1.8 V核心供电
商用和工业温度
IEEE 1149.1 JTAG边界扫描
可提供484引脚PBGA （ × 72 ）和256球FBGA （ 36 ×
和× 18 ）包
FullFlex72家庭
36 - Mbit的：有512K × 72 （ CYD36S72V18 ）
18兆位： 256千× 72 （ CYD18S72V18 ）
9兆位： 128千× 72 （ CYD09S72V18 ）
FullFlex36家庭
36 - Mbit的： 1米× 36 （ CYD36S36V18 ）
18 - Mbit的：有512K × 36 （ CYD18S36V18 ）
9兆位： 256千× 36 （ CYD09S36V18 ）
2 - Mbit的：一个64 K × 36 （ CYD02S36V18 ）
FullFlex18家庭
36兆位：2米× 18 （ CYD36S18V18 ）
18 - Mbit的： 1米× 18 （ CYD18S18V18 ）
9 - Mbit的：有512K × 18 （ CYD09S18V18 ）
内置的确定性访问控制管理地址
碰撞
在碰撞检测的确定性标志输出
碰撞检测在背到背时钟周期
先不忙地址回读
为提高高速数据传输功能先进，
灵活性
可变阻抗匹配（VIM）
随路时钟
可选的LVTTL （ 3.3V） ，扩展HSTL （ 1.4 V至1.9 V ） ，
1.8 V LVCMOS ，或2.5 V LVCMOS IO每个端口上
突发计数器顺序内存访问
邮箱与中断标志位消息传递
双芯片使易于扩展的深度
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内置的确定性访问控制管理地址
在同时访问相同的内存冲突
位置
可变阻抗匹配（VIM） ，以提高数据
通过匹配的输出驱动器阻抗的传输
线路阻抗
随路时钟，以提高数据传输
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为了降低静态功耗，芯片使功耗
向下的内部电路。延迟周期前数
在CE0和CE1的改变使能或禁止数据总线
选择用于读出的延迟的周期数相匹配
装置。对于一个有效的读或写发生，激活两个芯片
开启端口输入。
每个端口包含输入地址可选的突发计数器
注册。后从外部装入计数器的初始
地址，计数器内部递增地址。
其他设备的功能包括屏蔽寄存器和镜子
寄存器来控制计数器递增和环绕。该
计数器中断（ CNTINT ）标志通知主机计数器
到达的下一个时钟周期的最大计数值。主人
读出该数据串计数器的内部地址，掩码寄存器地址，
并在地址线上忙碌地址。主机还加载了
计数器以通过使用存储在所述反射镜的寄存器的地址
重发功能。邮箱中断标志用于
消息传递和JTAG边界扫描和异步
主复位（ MRST ）也可提供。该
逻辑块
图2页
显示了这些功能。
该FullFlex72是在一个484球塑料BGA封装提供。该
FullFlex36和FullFlex18是256球细间距可
BGA封装，除了它提供了36 - Mbit的器件
484球塑料BGA封装。
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赛普拉斯半导体公司
文件编号： 38-06082牧师* K
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年5月31日
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