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初步
的PSoC
5 ： CY8C52系列数据表
图6-1 。时钟子系统
3-24兆赫
IMO
4-25兆赫
ECO
外部IO
或DSI
0-40兆赫
32 kHz的ECO
1,33,100千赫
国际劳工组织
12-48兆赫
倍
中央处理器
时钟
24-40兆赫
PLL
系统
时钟复用
总线时钟分频器
16位
s
k
e
w
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e
w
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s
k
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w
公共汽车
时钟
数字时钟
分频器16位
数字时钟
分频器16位
模拟时钟
分频器16位
数字时钟
分频器16位
7
数字时钟
分频器16位
7
模拟时钟
分频器16位
数字时钟
分频器16位
数字时钟
分频器16位
模拟时钟
分频器16位
数字时钟
分频器16位
数字时钟
分频器16位
模拟时钟
分频器16位
6.1.1内部振荡器
6.1.1.1内部主振荡器
在大多数设计中，国际海事组织是必需的，因为唯一的时钟源
到它的±4 ％的精度。国际海事组织的工作，无需外部
分量，并输出一个稳定的时钟。出厂微调每个
频率范围被存储在设备中。随着工厂装饰，
容差为± 4 ％变化在3 MHz ，高达± 10 ％在24 MHz 。该
IMO与PLL结合，使新一代的CPU和
系统时钟到该设备的最大频率（见
USB
时钟域） 。
国际海事组织提供的时钟输出，3 ， 6 ， 12 ，和
24兆赫。
6.1.1.2时钟倍频器
时钟倍频器在两次的频率输出时钟
输入时钟。该倍频器的工作原理为6输入频率范围
24兆赫（提供12至48兆赫的输出）。它可以是
配置为使用时钟来自IMO ， MHzECO的，或的DSI
（外部引脚） 。该倍频器通常用于时钟的USB接口。
6.1.1.3锁相环
该PLL允许低频率，高精确度的时钟是
乘到更高的频率。这是之间的折衷
更高的时钟频率和精度以及高功率
消耗和增加的启动时间。 PLL模块提供
一种机制，用于产生时钟频率根据一
各种输入源。 PLL输出的时钟频率
24至40兆赫的范围内。其输入和反馈分频器供应
4032离散率，能够生成几乎任何所需的系统时钟
频率。 PLL输出的精度取决于
PLL输入源的精度。最常见的PLL使用的是
乘以IMO时钟在3 MHz ，它是最精确的，以
生成的CPU和系统时钟到该设备的
最大频率。
在PLL实现了在250μs内锁相环（按位验证
设置）。它可以被配置为使用一个时钟从国际海事组织
MHzECO的，或DSI （外部引脚） 。 PLL时钟源可以是
使用，直至锁定完成，并暗示带有锁位。锁
信号可以通过DSI被路由到产生中断。
在进入低功耗模式前，禁止PLL 。
6.1.1.4内部低速振荡器
国际劳工组织提供的时钟频率，低功耗，
包括看门狗定时器和睡眠定时器。国际劳工组织
生成多达三个不同的时钟： 1千赫， 33千赫，而
为100kHz。
在1 kHz时钟（ CLK1K ）通常用于背景
“心跳式”定时器。这个时钟天生适合于低功耗
监控操作，如看门狗定时器和长
使用中央时轮（ CTW ）睡眠间隔。中央
时轮是1千赫，自由运行， 13位计数器的时钟
国际劳工组织。中央时轮始终除非启用
休眠模式下，当CPU调试上期间停止
芯片模式。它可以被用于产生周期性的中断
定时或从低功率模式唤醒系统。
固件可以复位中央时轮。
文件编号： 001-66236修订版**
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