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的PSoC
3 ： CY8C38系列
数据表
4.4.2 DMA功能
24个DMA通道
每个信道有一个或多个事务描述符（ TD）上，以
配置通道的行为。多达128个达阵，可以定义
阵可以动态更新
八个级别，每通道的优先级
任何数字路由信号时，CPU或其它DMA通道
可以触发交易
每个通道可产生高达每传输两个中断
交易可以停止或取消
支持无限交易规模或1至64 KB
阵可以嵌套和/或进行复杂的数据
4.4.3优先级别
CPU始终有更高的优先级高于DMA控制器
当他们的访问需要相同的总线资源。由于该
体系架构， CPU不能饿死的DMA 。 DMA
更高的优先级（优先级较低的数目）的通道可以中断
当前DMA传输。在中断的情况下，电流
转移被允许完成当前事务。为了确保
当多个DMA访问请求的延迟限制
同时，一个公平算法保证了交错
总线带宽优先级2最低百分比
到7的优先级别0和1不会参与公平
算法，并且可以使用100％的总线带宽。如果领带
发生在同一优先级的两个DMA请求，一个简单
循环赛方法用于均匀地共享所分配的
带宽。轮循分配可以为每个被禁用
DMA通道，允许它始终是在该行的开头。
优先级2 7 ，保证最小的总线带宽
所示
表4-7
CPU和DMA优先级0后
1已经满足他们的要求。
表4-7 。优先级别
优先级
0
1
2
3
4
5
6
7
％总线带宽
100.0
100.0
50.0
25.0
12.5
6.2
3.1
1.5
当公平算法被禁用， DMA授予访问权限
仅基于优先级;没有总线带宽保证
制成。
4.4.4交易模式支持
每个DMA通道的灵活配置和能力
链多通道允许创建两个简单的和
复杂的用例。一般用例包括，但不
限制为：
4.4.4.1简单DMA
在一个简单的DMA的情况下，单一的TD传输一个数据之间
源和接收器（外设或存储器位置） 。基本
时序的DMA图读写周期示于
图4-1 。
有关其他传输模式的详细描述，请参阅
技术参考手册。
图4-1 。 DMA时序图
地址相
CLK
数据阶段
CLK
地址相
数据阶段
ADDR 16/32
A
B
ADDR 16/32
A
B
写
写
数据
数据（A ）
数据
数据（A ）
准备
基本DMA读传输无需等待
准备
无需等待状态基本DMA写传输
文件编号： 001-11729修订版* S
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