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初步
的PSoC
3 ： CY8C36系列数据表
6.1.3时钟分配
所有七个时钟源输入到中央时钟分配
系统。配电系统的设计，以创建多个
高精度的时钟。这些时钟是定制的
设计的要求，消除了常见的问题
在连接到外设的低分辨率预分频器。
时钟分配系统能够生成多种类型的时钟
树木。
系统时钟被用于选择和提供最快的时钟
在系统中对一般的系统时钟的要求和时钟
PSoC器件的同步。
总线时钟16位除法器使用系统时钟来生成
系统总线时钟用于数据传输。总线时钟是
源时钟为CPU时钟分频器。
八个完全可编程的16位时钟分频器生成数字
系统时钟用于在数字系统一般使用中，当
由设计的要求进行配置。数字系统时钟
可以生成任何七个衍生自定义时钟
时钟源用于任何目的。例子包括波特率
发电机，精确的PWM周期，定时器时钟，
许多人。如果超过八个数字时钟分频器
需要时，通用数字模块（UDB ）和固定功能
定时器/计数器/ PWM也可以生成时钟。
4个16位时钟分频器产生时钟的模拟系统
需要时钟部件，诸如ADC和混频器。
模拟时钟分频器包括偏移控制，以确保
关键模拟事件不会同时出现的数字
切换事件。这样做是为了减少模拟系统噪声。
1 F
每个时钟分频器是由8输入多路复用器，一个16位
时钟分频器（由2或更高分频） ，产生约50 ％的关税
周期的时钟，系统时钟同步逻辑，以及抗尖峰脉冲
逻辑。每个数字时钟树的输出可以路由到
数字系统互连，然后再返回到
时钟系统作为输入，允许多达32位的时钟链。
6.1.4 USB时钟域
USB时钟域的独特性在于它的运作在很大程度上
异步地从主时钟网络。 USB逻辑
包含一个同步总线接口芯片，运行时
在异步时钟来处理USB数据。 USB逻辑
需要一个48 MHz的频率。可以产生这种频率
从不同的来源，其中包括DSI时钟频率为48 MHz或翻番
24 MHz的内部振荡器， DSI信号或晶振值
振荡器。
6.2电力系统
电源系统由单独的模拟，数字和I / O
电源引脚，标有VDDA ， VDDD和VDDIO ×分别。它
还包含两个内部1.8 V稳压器提供的数字
（对Vccd ）和模拟（ Vcca）供电为内部核心逻辑。该
监管层的输出引脚（对Vccd和VCCA ）和Vddio引脚
如图中必须有连接的电容器
图6-4 。
该
2对Vccd引脚必须短接在一起，带着一丝短
可能的，并且连接到一个1μF ± 10％ × 5R电容器。该
动力系统还包含睡眠电压调节器，一个I
2
调节，
和休眠电压调节器。
VDDD
Vddio0
图6-4 。 PSoC功耗系统
Vddio2
0.1F
Vddio2
I / O电源
VDDD
VCCD
VSSD
0.1 F
I / O电源
Vddio0
I2C
调节器
睡觉
调节器
0.1 F
数字
DOMAIN
VDDA
VDDA
VSSD
数字
稳压器
类似物
调节器
VCCA
1 F
VSSA
0.1F
.
类似物
DOMAIN
蛰
调节器
Vddio1
VCCD
I / O电源
VDDD
VSSD
I / O电源
Vddio3
Vddio3
0.1 F
0.1 F
Vddio1
VDDD
0.1 F
记
两对Vccd引脚必须用微量尽可能短地连接在一起。该设备下的痕迹，建议，为
所示
图2-6
第10页。
文件编号： 001-53413修订版* I
112第24页
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