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为
为
CY7C68001
6.3
CY7C68001引脚定义
表6-1 。
SX2
引脚德网络nitions
QFN SSOP
针
针
3
6
9
8
42
5
10
13
16
15
49
12
名字
AVCC
AGND
DMINUS
DPLUS
RESET＃
XTALIN
TYPE
动力
动力
I / O / Z
I / O / Z
输入
输入
默认
不适用
不适用
Z
Z
不适用
不适用
描述
模拟V
CC
。这个信号提供电源给该芯片的模拟部分。
模拟地。
连接到地面尽可能短的路径越好。
USB D-信号。
连接到USB D-信号。
USB D +信号。
连接到USB D +信号。
低电平有效复位。
复位整个芯片。这个引脚通常连接到V
CC
通过100K电阻和GND通过一个0.1 μF的电容。
晶振输入。
这个信号连接到一个24 MHz的并联谐振的基础
模式晶体和20 pF的电容到GND 。这也是正确的驾驶与XTALIN
从另一个时钟源产生外部24 MHz的方波。
晶振输出。
这个信号连接到一个24 MHz的并联谐振的基础
模式晶体和20 pF的电容到GND 。如果使用外部时钟来驱动
XTALIN ，请将此引脚开路。
无连接。
该引脚必须悬空。
准备
是一个只输出就绪，盖茨外部命令读取和写入。
高电平有效。
INT ＃
是一个只输出的外部中断信号。低电平有效。
SLOE
是一个只输入输出使能具有可编程极性（ POLAR.4 ）的
连接到FD的Slave FIFO [7：0 ]或FD [ 15：0] 。
FIFOADR2
是仅输入地址选择连接的Slave FIFO
FD [ 7：0]或FD [ 15：0] 。
FIFOADR0
是仅输入地址选择连接的Slave FIFO
FD [ 7：0]或FD [ 15：0] 。
FIFOADR1
是仅输入地址选择连接的Slave FIFO
FD [ 7：0]或FD [ 15：0] 。
PKTEND
是仅输入数据包结束具有可编程极性（ POLAR.5 ）的
连接到FD的Slave FIFO [7：0 ]或FD [ 15：0] 。
FLAGD
是可编程的Slave FIFO输出状态标志信号。 CS ＃是主
芯片选择（默认值） 。
FD[0]
是双向FIFO /命令数据总线。
FD[1]
是双向FIFO /命令数据总线。
FD[2]
是双向FIFO /命令数据总线。
FD[3]
是双向FIFO /命令数据总线。
FD[4]
是双向FIFO /命令数据总线。
FD[5]
是双向FIFO /命令数据总线。
FD[6]
是双向FIFO /命令数据总线。
FD[7]
是双向FIFO /命令数据总线。
FD[8]
是双向FIFO数据总线。
FD[9]
是双向FIFO数据总线。
FD[10]
是双向FIFO数据总线。
FD[11]
是双向FIFO数据总线。
FD[12]
是双向FIFO数据总线。
FD[13]
是双向FIFO数据总线。
FD[14]
是双向FIFO数据总线。
FD[15]
是双向FIFO数据总线。
4
11
XTALOUT
产量
不适用
54
33
34
35
36
37
38
39
40
18
19
20
21
22
23
24
25
45
46
47
48
49
50
51
52
5
40
41
42
43
44
45
46
47
25
26
27
28
29
30
31
32
52
53
54
55
56
1
2
3
NC
准备
INT ＃
SLOE
FIFOADR2
FIFOADR0
FIFOADR1
PKTEND
产量
产量
产量
输入
输入
输入
输入
输入
O
L
H
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
FLAGD / C
CS ＃ ：我
S#
FLAGD ：o
FD[0]
FD[1]
FD[2]
FD[3]
FD[4]
FD[5]
FD[6]
FD[7]
FD[8]
FD[9]
FD[10]
FD[11]
FD[12]
FD[13]
FD[14]
FD[15]
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
I / O / Z
文件编号： 38-08013牧师* E
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