为
为
CY7C68001
该
SX2
接受内部派生的时钟（ 30或48
MHz）或外部提供的时钟（ IFCLK ， 5-50兆赫） ，以及
SLRD ， SLWR ， SLOE ， PKTEND ， CS ＃ ， FIFOADR [ 2 ： 0 ]信号
从外部主机。该接口可被选择用于8-
或16位内部配置位运算，以及
输出使能信号SLOE允许的数据总线驱动器
选择的宽度。外部主机必须确保
数据写入时，输出使能信号无效时
SX2.
该界面可以操作或者异步哪里
SLRD和SLWR信号直接充当闪光灯，或同步
nously其中SLRD和SLWR充当时钟预选赛。该
可选的CS ＃信号将三态数据总线，而忽略SLRD ，
SLWR ， PKTEND 。
外部主机读取OUT端点和写入
IN端点，并读出或写入到命令
界面。
3.7.2.2阅读： SLOE和SLRD
在同步模式中，FIFO指针递增上
IFCLK的同时SLRD每个上升沿有效。在
异步模式中，FIFO指针递增每个
宣称对拉高SLRD的过渡。
SLOE为数据总线驱动程序启用。当触发SLOE时，
数据总线是由驱动
SX2.
3.7.2.3写： SLWR
在同步模式下，将FD总线上的数据被写入到
先进先出（和FIFO指针递增）上的每个上升
IFCLK的边缘，而同时触发该信号。在异步
模式时，将FD总线上的数据被写入到FIFO （并且FIFO
指针递增）上的每个断言到无效状态
SLWR的过渡。
3.7.2.4 PKTEND
PKTEND提交当前缓冲区的USB 。发送短
IN数据包（其中一个没有被填充到最大数据包大小
[X ：0]由PL的值来确定EPxPKTLENH / L）的
外部主选通PKTEND引脚。
所有这些接口信号具有较低的默认极性。在
为了改变PKTEND引脚的极性，主机
写POLAR寄存器随时随地的。为了切换
在SLWR / SLRD / SLOE的极性，主机必须设置
在FIFOPINPOLAR分别适当的位2,3和4
寄存器位于外部数据空间0xE609 。请注意，该
SX2
权力与设置为低极性。第7.3节
提供了有关如何访问这个寄存器的信息
位于XDATA空间。
3.7.3
IFCLK
异步SLRD ， SLWR和PKTEND引脚
选通信号。
同步SLRD ， SLWR和PKTEND引脚恩
冷杉为IFCLK时钟引脚。
一个外部主机访问的FIFO中通过数据总线，
FD [ 15：0] 。该总线可以是8位或16位宽;宽度
通过在EPxPKTLENH / L时WORDWIDE位被选中
寄存器。数据总线是双向的，其输出驱动
通过SLOE引脚控制。该FIFOADR [ 2 ： 0]引脚选择
这四个FIFO中被连接到FD [15：0 ]总线上，或者
如果该命令接口被选择。
3.7.5
FIFO标志引脚配置
FIFO的标志FLAGA ， FLAGB ， FLAGC和FLAGD 。
这些FLAGx销报告FIFO中的所选择的状态
该FIFOADR [2： 0]引脚。复位时，这些引脚配置为
报告以下的状态：
FLAGA报告可编程标志的状态。
FLAGB报告的满标志的状态。
FLAGC报告空标志的状态。
FLAGD默认为CS ＃函数。
FIFO中的标志可以被索引或固定的。固定标志
无论报告的值的一个特定FIFO的状态
在FIFOADR [2： 0]引脚。索引标记报告的状态
引脚：通过FIFOADR [ 0 2 ]中选择的FIFO。
[4]
3.7.6
默认FIFO可编程标志设置
默认情况下， FLAGA是可编程标志（PF）的
销：端点通过FIFOADR [ 0 2 ]被指向。对于EP2
和EP4 ，默认的端点配置为BULK ， OUT ，
512 ，2倍，而PF引脚断言，当整个FIFO有
大于/等于512字节以上。为EP6和EP8 ，默认
端点配置为BULK ，IN ， 512 ， 2倍，而PF引脚
断言时整个FIFO有小于/等于512字节。
换句话说， EP6 / 8报告半空的状态， EP2 / 4
报告一个半满的状态。可编程标志的极性
被设置为低电平，并且不能被改变。
3.7.7
FIFO的可编程标志（ PF ）建立
每个FIFO的可编程级标志（ PF ）断言，当
FIFO到达用户定义的填充度阈值。那
阈值被配置如下：
1.对于输出分组：该阈值存储在PFC12 ：0 。该
PF被断言时的字节数
在整个FIFO中
小于/等于（敌杀死= 0）或大于/等于
（敌杀死= 1）的阈值。
2.对于在数据包，以PKTSTAT = 1：阈值被存储
在PFC9 ： 0 。在PF是断言时的字节数
写入
在FIFO中当前分组
小于/等于
到（敌杀死= 0）或大于/等于（敌杀死= 1）的
门槛。
3.对于在数据包，以PKTSTAT = 0：阈值被存储
在两部分： PKTS2 ： 0成立致力于封装的数量
的ets和PFC9 ：0保持在当前的字节数
数据包。的PF被断言当FIFO为或更少满
比（敌杀死= 0），或等于或大于满（敌杀死= 1 ），则
门槛。
该IFCLK引脚可以配置为要么是输入（默认）
或输出接口的时钟。比特IFCONFIG [ 7：4]定义
接口时钟的行为。要使用
SX2’s
内部可
得到的30或48 MHz时钟，设置IFCONFIG.7为1套
IFCONFIG.6至0 （30 MHz）或为1（ 48兆赫） 。要使用一个外部
应受供给时钟，设置IFCONFIG.7 = 0和驱动IFCLK
销（ 5兆赫 - 50兆赫） 。可在输入或输出信号IFCLK
通过设置IFCONFIG.4 = 1反转。
3.7.4
FIFO访问
外部主机可以访问的Slave FIFO或者
异步或同步：
文件编号： 38-08013牧师* E
第42 6
