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CY7C1461AV33
CY7C1463AV33 , CY7C1465AV33
开关特性
在整个工作范围
[20, 21]
参数
t
POWER[22]
时钟
t
CYC
t
CH
t
CL
t
CDV
t
DOH
t
CLZ
t
CHZ
t
OEV
t
OELZ
t
OEHZ
设置时间
t
AS
t
ALS
t
WES
t
CENS
t
DS
t
CES
保持时间
t
AH
t
ALH
t
WEH
t
CENH
t
DH
t
CEH
地址保持CLK崛起后
CLK上升后ADV / LD保持
WE , BW
X
持有CLK崛起后
CEN保持CLK崛起后
数据输入保持CLK上升后
芯片使能保持CLK崛起后
0.5
0.5
0.5
0.5
0.5
0.5
–
–
–
–
–
–
0.5
0.5
0.5
0.5
0.5
0.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
地址设置CLK兴起之前
CLK兴起之前ADV / LD安装
WE , BW
X
设置CLK兴起之前
CLK兴起之前CEN设置
数据输入建立CLK兴起之前
芯片使能设置CLK兴起之前
1.5
1.5
1.5
1.5
1.5
1.5
–
–
–
–
–
–
1.5
1.5
1.5
1.5
1.5
1.5
–
–
–
–
–
–
ns
ns
ns
ns
ns
ns
时钟周期时间
时钟高
时钟低
7.5
2.5
2.5
–
–
–
10
3.0
3.0
–
–
–
ns
ns
ns
描述
133兆赫
民
1
最大
–
100兆赫
民
1
最大
–
单位
ms
输出时间
数据输出有效CLK上升后
数据输出保持CLK上升后
时钟到低Z
[23, 24, 25]
时钟到高阻
[23, 24, 25]
OE低到输出有效
OE低到输出低Z
[23, 24, 25]
OE高到输出高阻
[23, 24, 25]
–
2.5
2.5
–
–
0
–
6.5
–
–
3.8
3.0
–
3.0
–
2.5
2.5
0
–
0
–
8.5
–
–
4.5
3.8
–
4.0
ns
ns
ns
ns
ns
ns
ns
笔记
20.时序参考电平为1.5 V时, V
DDQ
= 3.3 V和1.25 V时, V
DDQ
= 2.5 V.
在21所示的试验条件(一)
图1 23页
除非另有说明。
22.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD
(最小),首先,一读或写操作之前
可以启动。
23. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
与在(b)部分中所示的AC测试条件指定
图1 23页。
转变是从稳态电压测量± 200 mV的。
24.在任何电压和温度,叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的数据总线时,以消除静态存储器之间的总线竞争。
这些规范并不意味着一个总线争用条件,但反映出保证在最坏的情况下,用户的条件参数。装置被设计成实现
高Z相同的系统条件下,前低Z 。
25.这个参数进行采样,而不是100 %测试。
文件编号: 38-05356牧师* I
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