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CY7C1361C/CY7C1363C
9兆位（ 256K ×36 / 512K ×18 ）
流通SRAM
特点
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功能说明
该CY7C1361C / CY7C1363C
[1]
是3.3V ， 256K ×36 / 512K ×18
同步流过静态存储器，分别设计成
与高速微处理器，最小胶界面
逻辑。从时钟的上升最高访问延迟为6.5纳秒（ 133兆赫
版本）。 2比特的片计数器捕获所述第一地址中的一个
爆和自动递增地址的其余部分
突发存取。所有同步输入是通过寄存器门
由一个正沿触发时钟输入（CLK）控制的。该
同步输入包括所有地址，所有的数据输入，
地址流水线芯片使能（ CE
1
） ，深度扩展芯片
启用（ CE
2
和CE
3[2]
） ，突发控制输入（ ADSC ， ADSP ，
和ADV ） ，写入启用（ BW
x
和BWE ）和全局写
（GW） 。异步输入包括输出使能（OE ）和
在ZZ引脚。
该CY7C1361C / CY7C1363C使得无论是交错或
线性脉冲串的序列，由MODE输入管脚选择。一个高
选择一个交错的脉冲串序列，而一个低电平选择
线性突发序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。地址是进步
由地址的进步（ ADV ）输入控制。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或地址
频闪控制器（ ADSC ）是活动的。随后爆
地址可以被内部产生由作为控制
提前销（ ADV ） 。
该CY7C1361C / CY7C1363C从+ 3.3V的核心运行
而所有输出可与任何一个2.5或操作电源
+ 3.3V电源。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
支持100 ， 133 MHz的总线操作
支持100MHz的总线操作（汽车）
256K × 36 / 512K × 18通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电源电压（V
DDQ
)
快时钟到输出时间
6.5纳秒（ 133 - MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持英特尔奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
可提供无铅100引脚TQFP封装，无铅和无
无铅的119球BGA封装，以及165球FBGA封装
TQFP可提供3芯片使能和2芯片使能
IEEE 1149.1 JTAG兼容的边界扫描
“ ZZ ”睡眠模式选项
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选购指南
描述
最大访问时间
最大工作电流
最大的CMOS待机电流
商用/
产业
汽车
133兆赫
6.5
250
40
100兆赫
8.5
180
40
60
单位
ns
mA
mA
mA
笔记
1.对于最佳实践的建议，请参考赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
2. CE
3
是一个版本TQFP （3芯片启用选项），只有165 FBGA封装。 119 BGA仅在2芯片使能提供。
赛普拉斯半导体公司
文件编号： 38-05541牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
经修订的2009年8月26日
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