CY7C1566KV18 ， CY7C1577KV18
CY7C1568KV18 ， CY7C1570KV18
有效的数据指标（ QVLD ）
设置在DDR II + QVLD简化对高数据捕获
高速系统。该QVLD由DDR II +设备产生
与数据一起输出。此信号也被边缘与对齐
回波时钟和如下任何数据引脚的时序。该信号是
断言半个周期有效数据到达之前。
20
s
稳定的时钟。该PLL也可以通过减慢复位或
停止输入时钟K和K为至少30纳秒。
然而，它复位PLL锁定到是没有必要的
所需的频率。该PLL自动锁定20
s
后
时钟稳定。锁相环可以通过施加被禁用
地面到DOFF引脚。当PLL处于关闭状态，该设备
在DDR I模式的行为（有一个周期的延迟和更长
访问时间）。有关详细信息，请参阅应用笔记，
PLL
注意事项在QDRII / DDRII / QDRII + / DDRII + 。
PLL
这些芯片使用的设计之间的功能锁相环（PLL）
120 MHz和规定的最大时钟频率。中
上电时，当DOFF连接到高电平， PLL被锁定后，
应用实例
图1
示出了两个DDR II +在应用程序中使用。
图1.应用实例
DQ
A
SRAM#1
LD R / W BWS
ZQ
CQ / CQ
K K
R
= 250Ohms
DQ
A
SRAM#2
LD R / W BWS
ZQ
CQ / CQ
K K
R
= 250Ohms
DQ
地址
公共汽车
LD
主
读/写
（CPU或ASIC）的
BWS
来源CLK
来源CLK
回波时钟1 /回波时钟1
回波时钟2 /回波时钟2
文件编号： 001-15880修订版* K
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