CY7C1522KV18 ， CY7C1529KV18
CY7C1523KV18 ， CY7C1524KV18
IEEE 1149.1串行边界扫描（ JTAG ）
这些SRAM集成了串行边界扫描测试访问
端口（TAP）的FBGA封装。这部分是完全符合
IEEE标准1149.1-2001 ＃ 。 TAP在工作时采用JEDEC
标准的1.8 V IO逻辑电平。
指令寄存器
三个位指令被连续加载到指令
注册。当它被放置在TDI之间这个寄存器被加载
和TDO引脚，如图
TAP控制器框图
on
第16页在加电时，指令寄存器载入
IDCODE指令。它还加载IDCODE
指令，如果控制器处于复位状态时，如所述
在上一节。
当TAP控制器处于Capture -IR状态时，两个最低
显著位被装入一个二进制的“ 01”模式，以使
故障的板级串行测试路径的隔离。
旁路寄存器
为了节省时间，当依次通过寄存器移位的数据，它是
有时是有利的，跳过某些芯片。旁路
寄存器是一个单比特寄存器，它可以被放置的TDI之间
和TDO引脚。这使得数据移位通过SRAM
用最小的延迟。旁路寄存器被设置为低电平（ V
SS
）时，
BYPASS指令被执行。
边界扫描寄存器
边界扫描寄存器连接到所有的输入和
输出引脚上的SRAM 。几无连接（ NC ）引脚也
包括在扫描寄存器保留的标签以更高的密度
设备。
边界扫描寄存器装入的内容
RAM输入和输出环，当TAP控制器处于
Capture-DR状态，然后在TDI和TDO之间放置
引脚当控制器移动到Shift-DR状态。该
EXTEST ， SAMPLE / PRELOAD和SAMPLE Z指令
用于捕获输入和输出环的内容。
该
边界扫描顺序
第19页上显示的顺序
位的连接。每个位对应于所述凸块中的一个
关于SRAM封装。寄存器的MSB连接
TDI和LSB连接到TDO 。
标识（ID ）注册
ID寄存器中装入了一个供应商特定的， 32位的代码
在Capture-DR状态时， IDCODE指令
在指令寄存器加载。 IDCODE已硬连线成
的SRAM和移出时，TAP控制器处于
Shift-DR状态。 ID寄存器具有供货商代码及其他
在描述信息
识别寄存器定义
on
第18页。
禁用JTAG特性
它是可以操作的SRAM不使用JTAG
功能。要禁用TAP控制器，必须将TCK连接LOW
(V
SS
），以防止在设备的时钟。 TDI和TMS是
内部上拉，可能是无关的。他们可能
替代地连接到V
DD
通过一个上拉电阻。 TDO
必须悬空。在加电时，器件会
在复位状态，其不具有的操作干扰
装置。
测试访问端口，测试时钟
测试时钟仅用于TAP控制器。所有的输入都是
捕获在TCK的上升沿。所有输出都从驱动
TCK的下降沿。
测试模式选择（ TMS ）
TMS输入用于向TAP控制器发出命令
并进行采样，在TCK的上升沿。该引脚可留
未连接，如果不使用水龙头。该引脚上拉
在内部，从而产生逻辑高电平。
测试数据输入（ TDI ）
TDI管脚用于以串行输入信息到寄存器
并且可以连接到任何寄存器的输入端。该
TDI和TDO之间注册时所选择的指令是
被加载到TAP指令寄存器。有关信息
加载指令寄存器，请参阅
TAP控制器状态
图
第15页TDI在内部上拉，可以是
如果未连接的TAP是未使用的应用程序。 TDI是
连接到任何寄存器的最高有效位（MSB ） 。
测试数据输出（ TDO ）
从TDO输出引脚用于从串行时钟数据输出
寄存器。输出是活动的，这取决于当前的状态
TAP状态机（见
指令代码
第18页） 。
在TCK的下降沿输出变化。 TDO是
连接到最低有效位的任何寄存器（ LSB ） 。
执行TAP复位
复位通过将TMS强制执行HIGH （V
DD
）五上涨
TCK的边缘。此复位不会影响到操作
SRAM和时的SRAM工作进行。在电源
时，TAP会在内部复位，以确保TDO处于一个
高Z状态。
TAP指令集
八个不同的指令可以用三个位
指令寄存器。所有的组合都列在
指令
代码
第18页三，这些指令被列为
保留，并且不能被使用。其他五个指令
在本节中详细描述。
指令中的移位IR加载到TAP控制器
当指令寄存器置于TDI和之间的状态
TDO 。在这种状态下，指令是通过移
通过TDI和TDO引脚指令寄存器。执行
的指令后，移入，TAP控制器必须
搬进了更新-IR状态。
TAP寄存器
寄存器连接在TDI和TDO引脚扫描
在进出SRAM测试电路的数据。只有一个寄存器
可以通过指令寄存器一次选择。数据
串行加载到TCK的上升沿TDI引脚。数据
在TCK的下降沿从TDO引脚输出。
文件编号： 001-00438修订版* I
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