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CY7C1470V25
CY7C1472V25
CY7C1474V25
引脚德网络nitions
（续）
引脚名称
NC(144M,
288M,
576M ， 1G ）
ZZ
I / O类型
–
引脚说明
这些引脚没有连接。
它们将被用于扩充至144M ， 288M ， 576M和
1G密度。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。正常工作时，该引脚为低电平或悬空。 ZZ引脚
有一个内部上拉下来。
输入 -
异步
功能概述
该
CY7C1470V25/CY7C1472V25/CY7C1474V25
是
同步流水线突发NOBL的SRAM专
消除等待状态时写/读转换。所有
同步输入都会通过由控制输入寄存器
在时钟的上升沿。该时钟信号被限定在
时钟使能输入信号（CEN） 。如果CEN为高电平时，时钟信号
不被识别和所有内部状态被保持。所有
同步操作有资格与CEN 。所有数据输出
穿过由的上升沿控制的输出寄存器
时钟。从时钟的上升最高接入时延（T
CO
）为3.0纳秒
（ 250 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效， ADV / LD为低电平时，
提供给该装置的地址将被锁存。接入可以
或者被一个读或写操作，这取决于状态
写使能（WE ） 。 BW
[x]
可用于进行字节写入
操作。
写入操作由写入合格使能（WE ） 。所有的写操作
简化带有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。所有
操作（读，写，并取消）是流水线。 ADV / LD
应被驱动为低电平，一旦该设备已在取消
命令加载新的地址的下一个操作。
突发读访问
该CY7C1470V25 / CY7C1472V25 / CY7C1474V25有
片上的突发计数器，它允许用户以提供能力
单一地址并进行多达四个读取，而不重新确立
地址输入。 ADV / LD必须驱动为低电平以加载
一个新的地址到SRAM ，如在所描述的
单读
访问
部分上方。该数据串计数器的顺序是
由MODE输入信号来确定。在MODE低输入
选择一个线性突发模式，高的选择交错爆裂
序列。这两个突发计数器使用A0和A1在突发
序，并充分递增时，将环绕式。
在ADV / LD高输入将增加内部突发计数器
无论芯片的状态使投入或WE 。 WE是
锁定在一个脉冲串周期的开始。因此，该类型
访问（读取或写入）维持在整个脉冲串
序列。
单写访问
当满足下列条件都写入访问被启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
都断言的活性，和（3）的写信号WE是
置为低电平。呈现给地址输入端的地址是
加载到地址寄存器。写信号被锁存
进入控制逻辑块。
在随后的时钟上升的数据线是自动
三态无关的OE输入信号的状态。这
允许外部逻辑来呈现对DQ和DQP数据
为
CY7C1474V25,
（ DQ
A，B ， C，D ， E，F ， G，H
/ DQP
A，B ， C，D ， E，F ， G，H
DQ
A，B ， C，D
/ DQP
A，B ， C，D
对于CY7C1470V25和DQ
A，B
/ DQP
A，B
为
CY7C1472V25 ） 。此外，该地址用于后续
访问（读/写/取消选择）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟的上升呈现给DQ和DQP数据
（ DQ
A，B ， C，D ， E，F ， G，H
/ DQP
A，B ， C，D ， E，F ， G，H
为
CY7C1474V25,
DQ
A，B ， C，D
/ DQP
A，B ， C，D
对于CY7C1470V25 & DQ
A，B
/ DQP
A，B
为
CY7C1472V25 ） （或字节写操作的一个子集，看到写
有关详细信息）输入周期说明表被锁入
设备和写操作完成。
在写操作期间写入的数据由体重控制
（ BW
A，B ， C，D ， E，F ， G，H
对于CY7C1474V25 ， BW
A，B ， C，D
对于CY7C1470V25
为
CY7C1472V25)
信号。
该
和
BW
A，B
CY7C1470V25 / CY7C1472V25 / CY7C1474V25提供字节
这是在写周期说明描述写能力
表。断言写使能输入（ WE）与选定
字节写选择（ BW）输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写
机构已经提供简化的写操作。
字节写入功能已被列入，以大大简化
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
都置为有效，（3）的写使能输入信号
我们被拉高高， （ 4 ） ADV / LD为低电平。该
呈现给地址输入端的地址被锁存到
地址寄存器，并提交给存储器核心和控制
逻辑。所述控制逻辑确定的读访问是在
进展，并允许所请求的数据传播到输入
输出寄存器。在下一时钟的上升沿
请求的数据被允许通过输出到传播
注册并到内2.6纳秒（ 250 - MHz器件）的数据总线
提供OE是低电平有效。读出的第一时钟之后
访问该输出缓冲器由OE和内部控制
控制逻辑。操作环境必须在驱动至低电平，以便为设备
车开出所请求的数据。在第二时钟期间，一
随后的操作（读/写/取消选择）可以被发起。
取消选择该设备还流水线。因此，当
SRAM是由芯片的一个使能取消在时钟的上升
信号，其输出将三态，在下一个时钟的上升。
文件编号： 38-05290牧师* L
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