36 - Mbit的QDR II SRAM 2字
突发架构
36 - Mbit的QDR
II SRAM的2字突发架构
CY7C1410KV18 ， CY7C1425KV18
CY7C1412KV18 ， CY7C1414KV18
特点
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CON连接gurations
CY7C1410KV18 - 4米×8
CY7C1425KV18 - 4米× 9
CY7C1412KV18 - 2米× 18
CY7C1414KV18 - 1米× 36
分开独立的读取和写入数据端口
支持并发事务
333 MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和写入端口接口
（在666 MHz的数据传输），在333 MHz的
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR
II工作在1.5周期读延迟时， DOFF是
置为高电平
操作类似于QDR I器件1周期读延迟时
DOFF为低电平
可在× 8 ，× 9 ，× 18和× 36配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8 V （ ± 0.1 V） ; I / O V
DDQ
= 1.4 V到V
DD
同时支持1.5 V和1.8 V的I / O供电
可在165球FBGA封装（ 13 × 15 × 1.4毫米）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
锁相环（ PLL），用于精确数据放置
描述
333兆赫
333
×8
×9
× 18
× 36
730
730
750
910
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功能说明
在CY7C1410KV18 ， CY7C1425KV18 ， CY7C1412KV18和
CY7C1414KV18是1.8 V的同步SRAM的流水线，
配备了QDR II架构。 QDR II架构由
两个单独的端口：读端口和写端口来访问
存储器阵列。读端口有专用的数据输出到
支持读操作，写端口有专用的数据
输入来支持写操作。 QDR II架构具有
分离的数据输入和数据输出，以完全消除
要“扭转”与共同存在的数据总线
I / O设备。访问每个端口是通过一个公用地址
总线。用于读取和写入地址地址锁存
输入（ K）时钟的备选上升沿。接入到
QDR II读端口和写端口是完全独立的
另一种。为了最大限度地提高数据吞吐量，读写端口
配备了DDR接口。每个地址是
用两个8位字（ CY7C1410KV18 ），9位字的相关
（ CY7C1425KV18 ） ， 18位字（ CY7C1412KV18 ）或36位
字（ CY7C1414KV18 ），其依次爆流入或流出的
装置。因为数据可以被转移进和移出的
在两个输入时钟的每个上升沿（ K和K和C设备
和C）中，存储器带宽，同时简化最大化
系统设计通过消除总线周转时间。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
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表1.选择指南
300兆赫
300
680
680
700
850
250兆赫
250
590
590
610
730
200兆赫
200
510
510
520
620
167兆赫
167
450
450
460
540
单位
兆赫
mA
最大工作频率
最大工作电流
赛普拉斯半导体公司
文件编号： 001-57825修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年1月27日
[+ ]反馈
