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CY7C1386DV25 ， CY7C1386FV25
CY7C1387DV25 ， CY7C1387FV25
引脚德网络nitions
名字
A
0
, A
1
, A
IO
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
时钟
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的地址位置中的一个地址输入。
采样的
上升CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3 [2]
采样活跃。 A 1： A 0被馈送到2位计数器..
字节写选择输入，低电平有效。
合格与BWE进行字节写操作
到SRAM中。采样在CLK的上升沿。
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的，一个全球性的写操作进行的（所有字节写入，无论价值
在BW
X
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
信号必须被拉低，进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
2
和CE
3 [2]
选择或取消选择该设备。 ADSP被忽略
如果CE
1
为HIGH 。 CE
1
只有当一个新的外部地址被装入取样。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
3 [2]
选择或取消选择该设备。 CE
2
采样
只有当一个新的外部地址被加载。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择或取消选择该设备。未连接的
BGA 。凡引用，CE
3 [2]
假定活跃在本文档中的
BGA 。 CE3仅当一个新的外部地址被装入取样。
输出使能，异步输入，低电平有效。
控制的方向
IO引脚。当低，在IO引脚用作输出。当拉高高， DQ
引脚为三态，并作为输入数据引脚的行为。在第一时钟的OE被屏蔽
一个读周期从取消选中状态时出现。
提前输入信号，采样CLK ，低电平有效的上升沿。
当
断言，它会自动增加一个突发周期的地址。
地址选通从处理器，采样在CLK的上升沿，活性
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。 A1 ： A0也加载到爆计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
is
拉高高。
地址选通从控制器，取样在CLK的上升沿，活性
低。
当置为低电平，呈现给设备地址被捕获的
地址寄存器。 A1 ： A0也加载到爆计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
ZZ睡眠输入，高电平有效。
当一个置为高电平时，器件
非时间关键型与保存数据的完整性睡眠状态。对于正常操作，
该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
双向数据IO线。
作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在通过在前面的介绍中的地址所指定的存储器位置
时钟上升沿读周期。销的方向由OE控制。当OE
为低电平时，引脚用作输出。高电平时， DQS和DQP
X
是
置于三态条件。
电源输入到该装置的核心。
第30 6
BW
A
， BW
B
BW
C
， BW
D
GW
BWE
CLK
CE
1
CE
2 [2]
CE
3 [2]
OE
输入 -
异步
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
ZZ
输入 -
异步
IO-
同步
的DQ ， DQPs
V
DD
电源
文件编号： 38-05548牧师* E
