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CY7C1313CV18
CY7C1315CV18
18 - Mbit的QDR
II SRAM 4字
突发架构
18 - Mbit的QDR
II SRAM 4字突发架构
特点
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CON连接gurations
CY7C1313CV18 - 1M ×18
CY7C1315CV18 - 512K ×36
分开独立的读取和写入数据端口
支持并发事务
300 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在600 MHz的数据传送） ，在300兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR
II工作在1.5周期读延迟时延迟
锁定环（DLL ）被使能
作为一个QDR我的设备在DLL中1周期读延迟
关模式
可用在×18 ，且x 36配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8 （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 13 ×15 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
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功能说明
该CY7C1313CV18和CY7C1315CV18是1.8V
同步SRAM的流水线，配备了QDR
II架构设计师用手工
tecture 。 QDR II架构包含两个单独的端口：在
读端口和写端口以访问存储器阵列。该
读端口有专用的数据输出来支持读操作
和写端口有专用的数据输入来支持写
操作。 QDR II架构具有独立的数据输入和
数据输出完全消除需要“翻身仗”的
所需的数据总线与通用I / O设备。访问每个端口
是通过一个共同的地址总线来实现的。对于地址
读取和写入地址锁存备选上升沿
的输入端（K）的时钟。访问的QDR II读写
端口是完全相互独立的。为了
最大限度地提高数据吞吐量，这两个读端口和写端口是
提供DDR接口。每个地址是
具有四个18位字（ CY7C1313CV18 ）或36位相关
字（ CY7C1315CV18 ），其依次爆流入或流出的
装置。因为数据可以被转移进和移出的
在两个输入时钟的每个上升沿（ K和K和C设备
和C）中，存储器带宽，同时简化最大化
系统设计消除公交车“周转” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
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选购指南
描述
最大工作频率
最大工作电流
x18
x36
300兆赫
300
840
985
278兆赫
278
760
910
250兆赫
250
705
830
200兆赫
200
590
675
167兆赫
167
505
570
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-07165修订版* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月2日
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