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初步
CY7C1339G
4兆位（ 128K ×32）流水线同步SRAM
特点
注册的输入和输出的流水线操作
128K × 32个通用I / O架构
3.3V核心供电
2.5V / 3.3V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.8纳秒（ 200 - MHz器件）
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
无铅100引脚TQFP和119焊球BGA封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1339G SRAM集成131,072 ×32的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可一到四个字节宽
由字节写入控制输入进行控制。 GW的时候主动
低导致要写入的所有字节。
该CY7C1339G从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
逻辑框图
A 0, A 1, A
一个地址H1
注册
2
A
[1:0]
模式
一个DV
CLK
Q1
一个DSC
一个DSP
BW
D
DQ
D
字节
W RITE注册
DQ
C
字节
W RITE注册
DQ
B
字节
W RITE注册
DQ
A
字节
W RITE注册
BURST
计数器
CLR
钕
Q0
逻辑
DQ
D
字节
W RITE DRIVER
DQ
C
字节
W RITE DRIVER
DQ
B
字节
W RITE DRIVER
DQ
A
字节
W RITE DRIVER
BW
C
M EM ORY
一个RRA
SENSE
A M PS
产量
注册
产量
缓冲器
E
的DQ
BW
B
BW
A
BW ê
GW
CE
1
CE
2
CE
3
OE
ENA BLE
注册
流水线
启用
输入
注册
ZZ
睡觉
控制
1
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05520修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年11月10日
