xr
修订版1.2.0
A
地址H1
A3-A0
1100
R
EG
N
AME
XCHAR
R
EAD
/
W
RITE
R
XR17D154
通用（ 3.3V和5V ） PCI总线的UART QUAD
T
ABLE
13 ： UART通道配置寄存器的描述。
S
HADED位被启用
EFR B
IT
-4.
B
IT
-7
0
B
IT
-6
0
B
IT
-5
0
B
IT
-4
0
B
IT
-3
0
B
IT
-2
0
B
IT
-1
XON DET。
指标
Bit-1
Bit-1
Bit-1
Bit-1
B
IT
-0
C
OMMENT
X关DET。自明确
读后指标
Bit-0
Bit-0
Bit-0
Bit-0
1100
1101
1110
1111
XOFF1
XOFF2
XON1
XON2
W
W
W
W
Bit-7
Bit-7
Bit-7
Bit-7
Bit-6
Bit-6
Bit-6
Bit-6
Bit-5
Bit-5
Bit-5
Bit-5
Bit-4
Bit-4
Bit-4
Bit-4
Bit-3
Bit-3
Bit-3
Bit-3
Bit-2
Bit-2
Bit-2
Bit-2
N
OTE
:
MCR位2和3 （ OP1和OP2的输出）不在XR17D154可用。它们存在的16C550
在内部环回的兼容性，请参阅
图18 。
5.8
5.8.1
5.8.2
5.8.3
注册
接收保持寄存器（ RHR ） - 只读
发送保持寄存器（ THR ） - 只写
波特率发生器除数（ DLL和DLM ） - 读/写
SEE
“第5.3节，接收器”第30页
完整的详细信息。
SEE
“第5.2节，发射器”第28页
完整的详细信息。
波特率发生器（ BRG ）是一个16位计数器生成的数据速率发送和
接收器。波特率寄存器，通过DLL和DLM编程这是唯一能够在LCR
位7被设置为逻辑1。请参阅
“第5.1条，可编程的波特率发生器”第27页
对于更多的细节。
5.8.4
中断使能寄存器（ IER ） - 读/写
中断使能寄存器（ IER ）屏蔽中断，从接收数据就绪，发射空，线路状态
和调制解调器状态寄存器。这些中断报道，在中断状态寄存器（ ISR ）和注册
也被编码在INT （ INT0 - INT3 ）寄存器中的设备配置寄存器。
IER
与
R
ECEIVE
FIFO我
NTERRUPT
M
ODE
O
PERATION
当接收FIFO （ FCR位0 =逻辑1 ）和接收中断（ IER BIT - 0 =逻辑1 ）使能，
RHR中断（见ISR位3和4 ）的状态将反映以下内容：
A.
接收可用的中断发出到主机的数据，当FIFO达到编程
触发电平。当FIFO低于编程的触发点也将被清除。
B.
FIFO水平将反映在ISR寄存器时， FIFO触发电平为止。无论是ISR寄存器
当FIFO低于触发水平状态位和中断将被清除。
C.
接收数据就绪位（ LSR- BIT - 0） ，只要一个字符被从移位寄存器传送到设置
接收FIFO 。这是复位时， FIFO为空。
IER
与
R
ECEIVE
/T
RANSMIT
FIFO P
OLLED
M
ODE
O
PERATION
当FCR BIT - 0等于逻辑1的FIFO使能，复位IER 0-3位能够在FIFO中的158调查
操作模式。由于接收器和发送器具有单独的位在LSR中的一个或两个可以使用
通过选择相应的发送或接收控制位（S ）的轮询模式。
A.
LSR BIT - 0表示没有在RHR或RX FIFO中的数据。
B.
LSR- BIT -1表示发生溢出错误和在FIFO中的数据可能是无效的。
C.
LSR- BITS 2-4提供接收用于在RHR中的数据字节的数据时遇到的错误的类型，如果有的话。
D.
LSR- BIT -5表示THR为空。
E.
LSR BIT - 6表示当两个发送FIFO和TSR是空的。
F.
LSR- BIT -7表示在RX FIFO中的至少一个字符数据差错。
37
