ATmega16(L)
上拉而输出低电平输入之间切换也有同样的问题。用户
必须使用三态电阻（{DDxn ， PORTxn如何} = 0b00的）或输出高电平状态电阻（{DDxn ， PORTxn如何}
= 0b11 ）作为中间步骤。
表20
总结了引脚值的控制信号。
表20 。
端口引脚配置
DDxn
0
0
0
1
1
PORTxn如何
0
1
1
0
1
PUD
（在SFIOR ）
X
0
1
X
X
I / O
输入
输入
输入
产量
产量
引体向上
No
是的
No
No
No
评论
三态（高阻）
PXN将输出电流，如果内线。拉
低。
三态（高阻）
输出低（汇）
输出高（来源）
读引脚值
独立的数据不论如何配置DDxn的设定，端口引脚可以通过读取
PINxn寄存器的位。如图
图23 ，
PINxn寄存器的位和前面的锁存器consti-
土特一个同步器。这是必要的，以避免亚稳态，如果物理引脚附近的变化值
内部时钟的边沿，但也引入了延迟。
图24
示出的时序图
同步读取引脚电时。的最大值和最小值
传输延迟分别为吨
PD ，最大
和T
PD ，分
分别。
图24 。
同步读取引脚电时的值
系统CLK
说明
SYNC LATCH
PINxn
r17
0x00
t
PD ，最大
t
PD ，分
0xFF
XXX
XXX
在R17 ，品克斯
考虑起始的时钟周期
后
系统时钟的第一个下降沿。闩锁
被关闭时，时钟为低电平，并进入透明当时钟为高电平时，由所指示的
在“SYNC LATCH ”信号的阴影区。所述信号值被锁存时，系统时钟
变低。它移入PINxn寄存器的，在随后的时钟上升沿。如
由两个箭头吨表示
PD ，最大
和T
PD ，分
，引脚上的信号转换将推迟
between ½ and 1½ system clock period depending upon the time of assertion.
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2466S–AVR–05/09
