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IGLOO PLUS器件系列简介
FlashROM中可以通过JTAG编程接口被编程，并且其内容可以是
回读既可以通过JTAG编程接口或通过直接的FPGA内核处理。记
该FlashROM中只能从JTAG接口进行编程，并且可以不被编程
从内部逻辑阵列。
FlashROM中被编程为8家银行的128位;然而，读出一个字节进行逐
利用同步接口字节基础。从FPGA内核有7位地址定义了8个的
正在读取银行和其中该银行内的16个字节。三个最显著位
（最高位）的FlashROM的地址确定了银行，而四大最显著位（LSB ）
FlashROM中定义的地址字节。
Actel的IGLOO PLUS开发软件解决方案，自由人
集成设计环境
（ IDE ）和设计师，有FlashROM中的广泛支持。一个这样的功能是自动生成
为需要在各部分的唯一序列号的应用顺序编程文件。
另一特征允许包含静态数据的系统的版本控制。对于数据
FlashROM中可以快速，方便地生成使用的Actel的Libero IDE和Designer软件工具。
综合编程文件支持还包括，使其易于编程的大
部分具有不同的FlashROM内容的数字。
SRAM和FIFO
IGLOO PLUS器件（除AGLP030设备）具有嵌入式SRAM块沿北侧。
各可变宽高比的SRAM块是4608位大小。可用的内存配置
256× 18 512× 9 ，每千×4， 2k个×2，和4k的×1比特。各块都有独立的读写
可与不同位宽的每个端口上配置的端口。例如，可以将数据发送
通过一个4位的端口和读出的单个比特流。嵌入式SRAM块可以初始化
通过使用UJTAG宏（除AGLP030设备JTAG端口（ ROM仿真模式）
设备）。
此外，每一个SRAM的块具有一个嵌入的FIFO控制单元。所述控制单元允许
SRAM块被配置为同步FIFO ，而无需使用附加的核心VersaTiles 。该
FIFO的宽度和深度是可编程的。该FIFO还具有可编程几乎空
（ AEMPTY ）和几乎满（ AFULL ）除了正常的空和满的标志旗。该
嵌入式FIFO控制单元包含必要的计数器生成的读取和写入
地址指针。嵌入式SRAM / FIFO模块可以通过级联创建更大的配置。
PLL和CCC
IGLOO PLUS器件为设计人员提供极灵活的时钟调节电路（ CCC ）
的能力。在IGLOO PLUS系列中的每个成员包含六个核心承诺。其中CCC （中心西侧）
有一个PLL 。该AGLP030装置不具有锁相环（PLL）或核心承诺;它仅包含输入到6的全局变量。
六CCC块位于四角的东，西两侧的中心。一
CCC （中心西侧）的锁相环（PLL） 。
四个角幼儿中心和东CCC允许简单的时钟延时操作以及时钟脊柱
访问。
六个CCC块的输入是从FPGA核心或从几个输入中的一个可访问
位于具有专用的连接到CCC块的CCC 。
CCC认证模块具有以下主要特点：
宽广的输入频率范围（F
IN_CCC
） = 1.5兆赫到250兆赫
输出频率范围（F
OUT_CCC
） = 0.75兆赫到250兆赫
时钟偏移最小化2个可编程延时类型
时钟频率合成（ PLL用于只）
内相移为0 °，90° ， 180°和270°。输出相移取决于输出
分频器配置（ PLL只） 。
输出占空比= 50％ ±1.5％或更好（对于PLL只）
低输出抖动：最坏的情况下< 2.5 ％ ×时钟周期的峰 - 峰值周期抖动时单
全球网络使用（仅适用于PLL ）
最大采集时间为300微秒（为PLL专用）
其他CCC规格：
1 -6
v1.3
