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ADSP-BF561
上升和下降时间纳秒（ 10 ％90 ％ ）
的时间由该总线上的电压衰减
ΔV
依赖
对容性负载C
L
和负载电流I
L
。这种衰减时间
可以近似由下式：
t
衰变
=
(C
L
ΔV)
I
L
时间t
衰变
计算与试验载荷
L
我
L
，并用
ΔV
等于0.5 V的V
DDEXT
（标称值） = 2.5 V / 3.3 V
时间t
DIS
_
测
是从基准时的间隔显
纳尔开关，以当所述输出电压衰减
ΔV
从
测量输出高电平或低电平输出电压。
14
12
上升时间
10
8
下降时间
6
4
例如系统保持时间计算
为了确定在一个特定的系统中的数据输出保持时间为
首先计算吨
衰变
利用上面给出的等式。选择
ΔV
是ADSP -BF561处理器的输出之间的差
把电压和输入阈值的装置要求
保持时间。
L
是（每条数据线），总的总线电容，和我
L
is
总泄漏或三态电流（每个数据线）。保持
时间为t
衰变
加为试样的各种输出禁止时间
在网络版
时序规格在第23页
（例如吨
DSDAT
为一个SDRAM写周期，如图
SDRAM接口时序
荷兰国际集团在第26页） 。
2
0
0
50
100
150
负载电容（PF ）
200
250
图40.典型的上升和下降时间（ 10 ％至90 ％）与负载电容
对于驱动程序在V
DDEXT
（分钟）
12
上升和下降时间纳秒（ 10 ％90 ％ ）
10
上升时间
8
下降时间
6
参考
信号
4
t
DIS_MEASURED
t
DIS
V
OH
（测定）
V
OL
（测定）
t
ENA_MEASURED
t
ENA
2
V
OH
（测定）
V
OL
（实测）+。
V
V
V
OH
（测定）
V
旅
（高）
V
旅
（低）
V
OL
（测定）
0
0
50
100
150
负载电容（PF ）
200
250
t
衰变
t
旅
图41.典型的上升和下降时间（ 10 ％至90 ％）与负载电容
对于驱动程序在V
DDEXT
（最大）
12
上升和下降时间纳秒（ 10 ％90 ％ ）
输出停止驱动
输出开始驱动
高阻抗状态
图38.输出使能/禁用
10
上升时间
8
下降时间
容性负载
输出延迟，并拥有基于标准容性负载：
30 pF的所有引脚（见
图39）。
V
负载
为1.5 V的V
DDEXT
（公称
NAL ） = 2.5 V / 3.3 V
图40
通过
图47第44页
节目
上升如何输出时间随电容。延迟和
给予持有的规格应得到的系数被降级
从这些图中。在这些图中的曲线图可能不是线性的
外示出的范围。
TO
产量
针
30pF
50
O
V
负载
6
4
2
0
0
50
100
150
负载电容（PF ）
200
250
图42.典型的上升和下降时间（ 10 ％至90 ％）与负载电容
对于在V驱动器B
DDEXT
（分钟）
交流测量图39.等效设备加载
（包括所有照明灯）
修订版E |
第43页64 |
2009年9月
