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ADSP-BF561
板。所有内部和I / O电源应该很好
旁路尽可能靠近旁路电容
ADSP -BF561处理器成为可能。
对芯片上电压调节器和相关的进一步的细节
电路板设计指南，请参阅
开关稳压器设计
注意事项ADSP -BF533 Blackfin处理器（ EE -228 ）
申请注意在ADI公司网站（ www.ana-
log.com ） -use
在“ EE- 228 ”网站搜索。
BLACKFIN
CLKOUT
到PLL电路原理
EN
700O
V
DDEXT
CLKIN
XTAL
0O*
1MO
时钟信号
在ADSP -BF561处理器的时钟频率由外部crys-
河谷，一正弦波输入，或一个缓冲整形时钟衍生自
外部时钟振荡器。
如果一个外部时钟的情况下，它应该是一个TTL兼容信号
且不能停止，改变，或试样下方运行
在正常操作期间田间频率。该信号是
连接到所述处理器的CLKIN引脚。当外部
时钟被使用时， XTAL引脚必须悬空。
可替换地，因为在ADSP -BF561处理器包括一个
片上振荡器电路中，可以使用一个外部晶体。为
基波频率的操作，使用在所示的电路中
图5中。
并联谐振，基频，微
处理器的高档水晶横跨CLKIN相连，
XTAL引脚。 CLKIN和所述的片上电阻
XTAL引脚为500 kΩ的范围内。另外并联电阻
一般不建议使用。两个电容器和串联
如图电阻
图5
微调的相位和振幅
正弦频率。中示出的电容和电阻值
图5
只有典型值。该电容值是依赖新生
凹痕在晶振制造商的负载电容
建议和物理PCB布局。电阻
值取决于由晶体指定的驱动器级制造
商。系统设计应验证自定义值
基于对在多个设备缜密侦查
容许温度范围内。
第三泛音晶体可以在频率高于使用
25兆赫。该电路然后修改，以确保水晶的操作
仅在第三谐波，通过将调谐的电感器电路
所示
图5中。
如图
图6中，
内核时钟（ CCLK ）和系统
外设时钟（ SCLK ）从输入的时钟信号
（CLKIN ）信号。片上PLL能够乘上了
CLKIN信号由一个用户可编程的0.5×至64×乘法
化因素。默认倍数为10倍，但它可被修改
用软件指令序列。在运行频率
的变化可以通过简单地写PLL_DIV来实现
注册。
所有片上外设的时钟由系统时钟（ SCLK ） 。
系统时钟频率是可编程通过的装置
在PLL_DIV寄存器的SSEL3-0位。该值编程
18pF*
18pF*
FOR泛音
只有操作
注： VALUES标有*必须自定义
这取决于晶体和布局。请
仔细分析一下。
图5.外部晶体连接
“FINE”调整
REQUIRES PLL测序
“粗”调整
上任何─佛罗里达州
÷ 1, 2, 4, 8
CLKIN
PLL
0.5U到64U
CCLK
VCO
÷ 115
SCLK
SCLK
d
CCLK
SCLK
d
133兆赫
图6.频率修改方法
SSEL的定义PLL输出之间的分频比
（VCO），和系统时钟。 SCLK分频值为1至
15.
表5
显示了典型的系统时钟比率。
表5.示例系统时钟比率
信号名称
SSEL3–0
0001
0110
1010
分频比
VCO / SCLK
1:1
6:1
10:1
例如频率
比率（兆赫）
VCO
SCLK
100
100
300
50
500
50
系统时钟的最大频率为f
SCLK
。注意
除数比率必须选择限制系统时钟频率
昆西到其最大的F
SCLK
。在SSEL值是可以改变的
动态无任何PLL锁定延时写的
适当的值到PLL分频寄存器（ PLL_DIV ） 。
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2009年9月
