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ADS5263
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SLAS760A
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2011年5月
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经修订的2011年8月
输出LVDS接口
该ADS5263提供了多种灵活的输出选项，使得它很容易连接到一个ASIC或FPGA 。每
这些选项可以通过串行接口轻松编程。所有选项的概要介绍了
表11
随着默认值后，上电复位。在此之后，每个选项中描述
细节。
输出接口选项包括：
1. 1线， 16 ×系列化与DDR位时钟和1 ×帧时钟
–
16位ADC的数据序列化和输出过每通道在一起的一个LVDS对一个8 ×位
时钟和1×帧时钟。输出数据速率是16×的采样率;因此，它适合于低样品
率，通常为高达50 MSPS的。
2. 2线， 8 ×系列化与DDR位时钟和0.5 ×帧时钟（ 16位ADC模式，
图61
和
图62）
–
在这里， 16位ADC的数据是串行输出过每个通道两个LVDS对。输出数据速率
为8X采样率，以4倍的位时钟和0.5倍帧时钟。
因为输出数据速率的一半相比， 1线的情况下，这个接口可用于达
该装置的最大采样速率。
3. 2线， 8 ×系列化与DDR位时钟和0.5 ×帧时钟（ 14位ADC模式）
–
这里， 14位ADC数据被填充有两个零位。将合并的16位数据被序列化和
输出过每个通道两个LVDS对。输出数据速率是8×采样率，以4 ×比特时钟和
0.5×帧时钟因为输出数据速率的一半相比， 1线的情况下，这个接口可以是
能用到的设备的最大采样速率。
4. 1线， 14 ×系列化与DDR位时钟和1 ×帧时钟（ 14位ADC模式）
–
该14位ADC的数据序列化和输出过每通道一个LVDS对一个7 ×位时钟一起
和1×帧时钟。输出数据速率是14×的采样率;因此，它适合于低的采样速率，
典型地高达50 MSPS的。
5. 2线， 7 ×系列化与DDR位时钟和0.5 ×帧时钟（ 14位ADC模式，
图63
和
图64 ）
–
在这里， 14位ADC的数据是串行输出过每个通道两个LVDS对。输出数据速率
7 ×采样率，以3.5 ×位时钟和0.5 ×帧时钟。因为输出数据速率是一半
相比于1线的情况下，这个接口可用于高达该装置的最大采样速率。
表11.输出接口选项摘要
特征
线接口
选项
1电线
2线
16×
X
X
可用的
IN
1线2线
默认
上电后
和复位
1线
简要说明
1线
–
ADC数据在1双LVDS引脚串行发送
2线
–
ADC的数据被分割并发送串行地2对
LVDS引脚
对于16位ADC模式
也可以用14位ADC模式下使用
–
在14位ADC的数据
被填充以两个零，并将合并的16位数据是
序列化。
18位数据时，可以使用的16位ADC模式用于
平均和抽取滤波器启用。
X
8×
X
X
X
X
X
X
1×
对于只有14位ADC模式
16 ×系列化
16 ×系列化
只有有2线接口
18 ×系列化
14 ×系列化
14 ×系列化
只有有2线接口
序列化因子
16×
18×
14×
DDR位时钟
频率
8×
4×
9×
7×
3.5×
帧时钟
频率
1 ×采样率
1 / ×样品
率
X
X
X
版权
2011年，德州仪器
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