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SBAS274E - 2003年3月 - 修订2004年6月
32/f
CLK
DRDY
128/f
CLK
RD
跳读回图24.例如，当FIFO级= 4
32/f
CLK
DRDY
64/f
CLK
RD
FIFO_LEV [2 ：0]的
010 （等级= 4 ）
改变FIFO_LEV [2：0 ]在这里
100 （等级= 8 ）
FIFO电平的同步变化为4至8的图25实施例
模拟功率耗散
连接在RBIAS引脚和一个外部电阻
模拟地设定模拟电流电平，如图
图26中的电流成反比的电阻
值。表6示出了R的推荐值
BIAS
为
不同的CLK频率。请注意，该模拟电流罐
当使用较低的频率CLK输入降低
由于该调制器有更多的时间来解决。避免增加
在平行于R的任何电容
BIAS
的，因为这会干扰
与用于设置偏置的内部电路。
表6.推荐
BIAS
电阻值
不同的CLK频率
数据
率
2MHz
3MHz
4MHz
5MHz
典型电源
耗散与REFEN
高
315mW
400mW
475mW
570mW
FCLK
16MHz
24MHz
32MHz
40MHz
RBIAS
60k
50k
45k
37k
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RBIAS
R
BIAS
AGND
掉电（ PD ）
在不使用时，所述ADS1605 / 6可以通过断电
服用PD引脚为低电平。所有的电路将被关闭，
包括参考电压。为了最大限度地降低数字
在掉电电流，停止提供时钟信号
到CLK输入。有内部上拉电阻
170kΩ的PD引脚，但建议该引脚
被连接到IOVDD如果不使用。如果使用ADS1606
与FIFO使能，发出退出后复位
掉电模式。请一定要预留时间
参考退出掉电模式后启动。该
内参通常需要15毫秒。后
参考已经稳定，允许至少100次DRDY
为调制器和数字滤波器检索之前沉降
数据。
图26.外部电阻用于设置模拟
功耗
25
